JPH027451A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH027451A JPH027451A JP15733788A JP15733788A JPH027451A JP H027451 A JPH027451 A JP H027451A JP 15733788 A JP15733788 A JP 15733788A JP 15733788 A JP15733788 A JP 15733788A JP H027451 A JPH027451 A JP H027451A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造方法に関し、特に
層間絶縁膜の平坦化方法に関する。
層間絶縁膜の平坦化方法に関する。
従来、半導体集積回路装置の配線層間の層間絶縁膜の平
坦化方法としては、塗布膜（ＳＯＧ （スピンオングラ
ス）膜）を段差の凹部に厚く、凸部に薄く残す方法があ
る。また、前述の塗布膜の上部、または下部あるいは両
方にＣＶＤ膜を形成し、塗布膜とＣＶＤ膜との組合せに
より平坦化を図る方法がある。さらに塗布膜の形成の後
、エッチバックにより、平坦化を図る方法がある。
坦化方法としては、塗布膜（ＳＯＧ （スピンオングラ
ス）膜）を段差の凹部に厚く、凸部に薄く残す方法があ
る。また、前述の塗布膜の上部、または下部あるいは両
方にＣＶＤ膜を形成し、塗布膜とＣＶＤ膜との組合せに
より平坦化を図る方法がある。さらに塗布膜の形成の後
、エッチバックにより、平坦化を図る方法がある。
上述の平坦化方法のうち代表的なものを図面を用いて説
明する。第３図に示される通り、シリコン基板３０１に
１．０μｍの酸化シリコン膜３０２を成長させ、スパッ
タリング法により０．５μｍのアルミニウム層を形成す
る。そしてホトリソグラフィ工程により第１層目の配線
層３０３ａ〜３０３Ｃを形成する。
明する。第３図に示される通り、シリコン基板３０１に
１．０μｍの酸化シリコン膜３０２を成長させ、スパッ
タリング法により０．５μｍのアルミニウム層を形成す
る。そしてホトリソグラフィ工程により第１層目の配線
層３０３ａ〜３０３Ｃを形成する。
次に、気相成長法により０．２μｍの酸化シリコン膜３
０４を形成し、シリカフィルムを塗布しベークして塗布
膜３０５を形成した後、配線ＩＩ ３０３ ａ〜３０３
Ｃの上部の酸化シリコン膜３０４が露出するまでエッチ
バックを行ない層間絶縁膜の平坦化を行なう。ひきつづ
き気相成長法により０．５μｍの酸化シリコン膜３０６
を形成し、所定の位置に開孔を設け、全面に１０．０μ
ｍのアルミニウム層をスパッタリング法により形成した
後、ホトリソグラフィ工程により第２層目の配線層３０
７ａ、３０７ｂを形成する。
０４を形成し、シリカフィルムを塗布しベークして塗布
膜３０５を形成した後、配線ＩＩ ３０３ ａ〜３０３
Ｃの上部の酸化シリコン膜３０４が露出するまでエッチ
バックを行ない層間絶縁膜の平坦化を行なう。ひきつづ
き気相成長法により０．５μｍの酸化シリコン膜３０６
を形成し、所定の位置に開孔を設け、全面に１０．０μ
ｍのアルミニウム層をスパッタリング法により形成した
後、ホトリソグラフィ工程により第２層目の配線層３０
７ａ、３０７ｂを形成する。
上述した酸化シリコン膜と塗布膜とを組合せることによ
り平坦化を図る方法では、幅の広い配線層と狭い配線層
とが同時に存在する半導体装置においては、幅の広い配
線層上に残る塗布膜の膜厚が、幅の狭い配線層上に残る
塗布膜の膜厚よりも厚くなる。従って、塗布後のエッチ
バック工程において、幅の広い配線層上の厚い塗布膜を
除去するのに十分の時間エッチバックすれば、幅の狭い
配線層上の薄い塗布膜はより短時間で除去されるため、
塗布膜が除去された後は酸化シリコン膜をエッチバック
することになる。ところが、塗布膜と酸化シリコン膜の
エッチレートを比較すれば、塗布膜の方が速いため、配
線層の間の凹部の塗布膜のみが大きくエッチバックされ
、シリカフィルムのベーク直後に比較して形状が悪化し
、平坦化が十分に行えないという欠点がある。
り平坦化を図る方法では、幅の広い配線層と狭い配線層
とが同時に存在する半導体装置においては、幅の広い配
線層上に残る塗布膜の膜厚が、幅の狭い配線層上に残る
塗布膜の膜厚よりも厚くなる。従って、塗布後のエッチ
バック工程において、幅の広い配線層上の厚い塗布膜を
除去するのに十分の時間エッチバックすれば、幅の狭い
配線層上の薄い塗布膜はより短時間で除去されるため、
塗布膜が除去された後は酸化シリコン膜をエッチバック
することになる。ところが、塗布膜と酸化シリコン膜の
エッチレートを比較すれば、塗布膜の方が速いため、配
線層の間の凹部の塗布膜のみが大きくエッチバックされ
、シリカフィルムのベーク直後に比較して形状が悪化し
、平坦化が十分に行えないという欠点がある。
本発明は、多層配線構造を有する半導体集積回路装置の
製造方法において、配線層上に気相成長法により絶縁膜
を形成する工程と、塗布膜を形成する工程と、前記塗布
膜形成の前又は後に前記絶縁膜に不活性種元素を注入し
てからエッチバックする工程とにより層間絶縁膜の平坦
化を行なう工程とを有しているというものである。
製造方法において、配線層上に気相成長法により絶縁膜
を形成する工程と、塗布膜を形成する工程と、前記塗布
膜形成の前又は後に前記絶縁膜に不活性種元素を注入し
てからエッチバックする工程とにより層間絶縁膜の平坦
化を行なう工程とを有しているというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の第１の実施例を説明す
るための工程順に配置した半導体チップの縦断面図であ
る。
るための工程順に配置した半導体チップの縦断面図であ
る。
まず、第１図（ａ）に示すように、シリコン基板１０１
に厚さ１．０μｍの酸化シリコン膜１０２を成長させ、
スパッタリング法により厚さ１．０μｍのアルミニウム
、層を形成する。その後、ホトレジストをマスクとして
、ＣＣ々４系のガスプラズマ中でアルミニウム層をエツ
チングし、第１層目の配線層１０３ａ、１０３ｂ。
に厚さ１．０μｍの酸化シリコン膜１０２を成長させ、
スパッタリング法により厚さ１．０μｍのアルミニウム
、層を形成する。その後、ホトレジストをマスクとして
、ＣＣ々４系のガスプラズマ中でアルミニウム層をエツ
チングし、第１層目の配線層１０３ａ、１０３ｂ。
１０３Ｃを形成する。
次に、気相成長法により、厚さ０．５μｍの酸化シリコ
ン膜１０４を形成し、ひきつづき、下地が平坦のとき厚
さ１１００ｎとなる条件でシリカフィルムを塗布し、４
５０℃、６０分のベークを行い、塗布膜１０５を形成す
る。その後アルゴンのガスプラズマ中で原子を加速させ
、酸化シリコン膜１０４中に８０〜１００ｋｅ■のエネ
ルキ゛−でアルゴンを注入する。しかる後、第１図（ｂ
）に示すように、塗布膜１０５の全面をエッチバックし
、幅の広い配線４１０３ ａ上の塗布膜を完全に除去す
る。その際、幅の狭い配線層１０３ｂ。
ン膜１０４を形成し、ひきつづき、下地が平坦のとき厚
さ１１００ｎとなる条件でシリカフィルムを塗布し、４
５０℃、６０分のベークを行い、塗布膜１０５を形成す
る。その後アルゴンのガスプラズマ中で原子を加速させ
、酸化シリコン膜１０４中に８０〜１００ｋｅ■のエネ
ルキ゛−でアルゴンを注入する。しかる後、第１図（ｂ
）に示すように、塗布膜１０５の全面をエッチバックし
、幅の広い配線４１０３ ａ上の塗布膜を完全に除去す
る。その際、幅の狭い配線層１０３ｂ。
１０３Ｃ上においては、酸化シリコン膜１０４の一部も
エッチバックされる。その後、第１図（ｃ）に示すよう
に、再度気相成長法により厚さ１．０μｍの酸化シリコ
ン膜１０６を形成する。
エッチバックされる。その後、第１図（ｃ）に示すよう
に、再度気相成長法により厚さ１．０μｍの酸化シリコ
ン膜１０６を形成する。
次に、所定の位置に開孔１０８を設けた後、絶縁層上、
並びに開孔部の全面に１．５μｍのアルミニウム層を形
成した後、ホトレジストをマスクとしてＣＣ，１２４系
のガスプラズマ中でアルミニウム層をエツチングし、第
２層目の配線層１０７ａ、１０７ｂを形成する。
並びに開孔部の全面に１．５μｍのアルミニウム層を形
成した後、ホトレジストをマスクとしてＣＣ，１２４系
のガスプラズマ中でアルミニウム層をエツチングし、第
２層目の配線層１０７ａ、１０７ｂを形成する。
アルゴンイオンの注入により、酸化シリコン膜中の原子
の結合が分断され、エッチバック時のエッチレートが高
くなり、塗布膜のエッチレートとほぼ同一の値となるた
め、均一なエッチバックが可能となり、エッチバック後
の平坦性が改善される。塗布膜の方もいくらかエッチレ
ートが高くなるとはいえ、もともとそればと緻密とはい
えないので、ＣＶＤ法による酸化シリコン膜はどではな
い。又、塗布膜の下層の絶縁膜は酸化シリコン膜に限ら
ず、窒化シリコン膜やＰＳＧ膜でもよい。
の結合が分断され、エッチバック時のエッチレートが高
くなり、塗布膜のエッチレートとほぼ同一の値となるた
め、均一なエッチバックが可能となり、エッチバック後
の平坦性が改善される。塗布膜の方もいくらかエッチレ
ートが高くなるとはいえ、もともとそればと緻密とはい
えないので、ＣＶＤ法による酸化シリコン膜はどではな
い。又、塗布膜の下層の絶縁膜は酸化シリコン膜に限ら
ず、窒化シリコン膜やＰＳＧ膜でもよい。
第２図（ａ）〜（Ｃ）は本発明の第２の実施例を説明す
るための工程順に配置した半導体チップの縦断面図であ
る。
るための工程順に配置した半導体チップの縦断面図であ
る。
この実施例は、不活性種元素の注入を塗布膜の形成以前
に行うという点を除き、第１の実施例と同−である。
に行うという点を除き、第１の実施例と同−である。
第２図（ａ）に示すように、第１の実施例と同様に第１
層目の配線層を形成した後、気相成長法により厚さ０．
５μｍの酸化シリコン膜２０４を形成する。この後、ア
ルゴンのガスプラズマ中で、原子を加速させ、７０ ｋ
ｅ Ｖのエネルギーで酸化シリコン膜２０４中にアル
ゴンを注入する。
層目の配線層を形成した後、気相成長法により厚さ０．
５μｍの酸化シリコン膜２０４を形成する。この後、ア
ルゴンのガスプラズマ中で、原子を加速させ、７０ ｋ
ｅ Ｖのエネルギーで酸化シリコン膜２０４中にアル
ゴンを注入する。
しかる後第２図（ｂ）に示すように、平坦部で厚さ１１
００ｎとなる条件で、シリカフィルムを塗布し、４５０
°Ｃ１６０分のベータを行い、塗布膜２０５を形成する
。そして、第２図（ｃ）に示すように塗布膜の全面をエ
ッチバックし、配線幅の広い配線層２０３ａ上の塗布膜
を完全に除去する。このとき、幅の狭い配線層２０３ｂ
、２０３Ｃ上の酸化シリコン膜も若干除去されて薄くな
る。次に、第１の実施例と同様にして気相成長法による
１、０μｍの酸化シリコン膜を成長して層間絶縁膜の形
成を完了する。
００ｎとなる条件で、シリカフィルムを塗布し、４５０
°Ｃ１６０分のベータを行い、塗布膜２０５を形成する
。そして、第２図（ｃ）に示すように塗布膜の全面をエ
ッチバックし、配線幅の広い配線層２０３ａ上の塗布膜
を完全に除去する。このとき、幅の狭い配線層２０３ｂ
、２０３Ｃ上の酸化シリコン膜も若干除去されて薄くな
る。次に、第１の実施例と同様にして気相成長法による
１、０μｍの酸化シリコン膜を成長して層間絶縁膜の形
成を完了する。
以後の第２層目の配線の形成法は第１の実施例と同様で
ある。
ある。
この実施例によれば、第１の実施例では広い配線層上の
酸化シリコン膜の上部には膜厚の厚い塗布膜が残るため
にアルゴンがほとんど注入されなかった点が改善され、
いずれの部分にも均一にアルゴンが注入されるという点
が異なる。従って、オーバーエッチを行った場合にも形
状の悪化が生じないので、第１の実施例に比敦してエッ
チバック量に余裕を持たせることができる利点がある。
酸化シリコン膜の上部には膜厚の厚い塗布膜が残るため
にアルゴンがほとんど注入されなかった点が改善され、
いずれの部分にも均一にアルゴンが注入されるという点
が異なる。従って、オーバーエッチを行った場合にも形
状の悪化が生じないので、第１の実施例に比敦してエッ
チバック量に余裕を持たせることができる利点がある。
これら実施例において用いる塗布膜はシリカフィルムに
限らず、回転塗布によって形成できる絶縁膜（ＳＯＧ等
）であればよい。
限らず、回転塗布によって形成できる絶縁膜（ＳＯＧ等
）であればよい。
以上説明したように本発明は気相成長法による絶縁膜上
に塗布膜を重ねてエッチバックを行うにあたり、前述の
絶縁膜に不活性種元素を注入することにより、塗布膜と
絶縁膜のエッチバックレートを均一にしてからエッチバ
ックを行い平坦性の高い層間絶縁膜を形成でき、半導体
集積回路装置の信頼性を向上できる効果がある。
に塗布膜を重ねてエッチバックを行うにあたり、前述の
絶縁膜に不活性種元素を注入することにより、塗布膜と
絶縁膜のエッチバックレートを均一にしてからエッチバ
ックを行い平坦性の高い層間絶縁膜を形成でき、半導体
集積回路装置の信頼性を向上できる効果がある。
第１図（ａ）〜（ｃ）および第２図（ａ）〜（ｃ）はそ
れぞれ本発明の第１の実施例及び第２の実施例を説明す
るための工程順に配置した半導体チップの縦断面図、第
３図は従来例を説明するための半導体チップの縦断面図
である。 １０１．２０１，３０１・・・シリコン基板、１０２
２０２．３０２・・・酸化シリコン膜、１０３ａ〜１０
３Ｃ１２０３ａ〜２０３Ｃ１３０３ａ〜３０３Ｃ・・・
配線層、１０４，２０４，３０４・・・酸化シリコン膜
、１０５，２０５．３０５・・・塗布膜、１０６，２０
６，３０６・・・酸化シリコン膜、１０７ａ、１０７ｂ
、２０７ａ、２０７ｂ第ｌ 図
れぞれ本発明の第１の実施例及び第２の実施例を説明す
るための工程順に配置した半導体チップの縦断面図、第
３図は従来例を説明するための半導体チップの縦断面図
である。 １０１．２０１，３０１・・・シリコン基板、１０２
２０２．３０２・・・酸化シリコン膜、１０３ａ〜１０
３Ｃ１２０３ａ〜２０３Ｃ１３０３ａ〜３０３Ｃ・・・
配線層、１０４，２０４，３０４・・・酸化シリコン膜
、１０５，２０５．３０５・・・塗布膜、１０６，２０
６，３０６・・・酸化シリコン膜、１０７ａ、１０７ｂ
、２０７ａ、２０７ｂ第ｌ 図
Claims (1)
- 多層配線構造を有する半導体集積回路装置の製造方法に
おいて、配線層上に気相成長法により絶縁膜を形成する
工程と、塗布膜を形成する工程と、前記塗布膜形成の前
又は後に前記絶縁膜に不活性種元素を注入してからエッ
チバックする工程とにより層間絶縁膜の平坦化を行なう
工程を含むことを特徴とする半導体集積回路装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15733788A JPH027451A (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15733788A JPH027451A (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027451A true JPH027451A (ja) | 1990-01-11 |
Family
ID=15647485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15733788A Pending JPH027451A (ja) | 1988-06-24 | 1988-06-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH027451A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5464727A (en) * | 1995-02-08 | 1995-11-07 | Eastman Kodak Company | Cleaning of emulsion manufacturing apparatus |
| US6177343B1 (en) | 1995-09-14 | 2001-01-23 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6214749B1 (en) | 1994-09-14 | 2001-04-10 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices |
| US6235648B1 (en) | 1997-09-26 | 2001-05-22 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6288438B1 (en) | 1996-09-06 | 2001-09-11 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6326318B1 (en) | 1995-09-14 | 2001-12-04 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
| US6690084B1 (en) | 1997-09-26 | 2004-02-10 | Sanyo Electric Co., Ltd. | Semiconductor device including insulation film and fabrication method thereof |
| US6794283B2 (en) | 1998-05-29 | 2004-09-21 | Sanyo Electric Co., Ltd. | Semiconductor device and fabrication method thereof |
| US6825132B1 (en) | 1996-02-29 | 2004-11-30 | Sanyo Electric Co., Ltd. | Manufacturing method of semiconductor device including an insulation film on a conductive layer |
| US6831015B1 (en) | 1996-08-30 | 2004-12-14 | Sanyo Electric Co., Ltd. | Fabrication method of semiconductor device and abrasive liquid used therein |
| US6917110B2 (en) | 2001-12-07 | 2005-07-12 | Sanyo Electric Co., Ltd. | Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer |
-
1988
- 1988-06-24 JP JP15733788A patent/JPH027451A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6326318B1 (en) | 1995-09-14 | 2001-12-04 | Sanyo Electric Co., Ltd. | Process for producing semiconductor devices including an insulating layer with an impurity |
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| US6831015B1 (en) | 1996-08-30 | 2004-12-14 | Sanyo Electric Co., Ltd. | Fabrication method of semiconductor device and abrasive liquid used therein |
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