JPH0276418A - 再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は入力クロックに位相同期したクロックを発生す
るためのＰＬＬ回路に関するものである。

［従来の技術〕 ＰＬＬ回路は様々な用途に供されている。例えば、ディ
ジタル信号を記録再生する装置、例えばディジタルビデ
オテープレコーダ（Ｄ−ＶＴＲ）等においては、再生信
号からデータを抽出する際に、再生信号に位相同期した
クロックを生成することが不可欠である。

本明細書では、この様なり−ＶＴＲに適用されるＰＬＬ
回路を例にとって説明する。第３図はＤ−ＶＴＲに用い
られる従来の一般的なＰＬＬ回路の構成を示す図である
。

図中、入力端子３０１に入力された再生信号から得たク
ロックは位相比較器（ＰＣ）３０２において、電圧制御
発振器（ＶＣＯ）３０４の出力であるクロックＣ１と位
相比較され、位相比較電圧Ｓ１が出力される。位相比較
電圧Ｓｌは、ループフィルタ３０３により高周波成分が
カットされ、該ループフィルタ３０３の出力には誤差電
圧Ｓ２が生ずる。この誤差電圧Ｓ２により上述の電圧制
御発振器（ＶＣＯ）３０４の出力であるクロックＣＩの
周波数が制御される。

以上のような構成により、ＰＬＬ回路は再生信号のクロ
ック成分に位相同期したクロックＣＩを出力端子３０５
に出力することが可能となり、このクロックに従い再生
信号からデータが抽出されることになる。

〔発明が解決しようとする問題点〕

ところで、上述の如きＰＬＬ回路をＤ−ＶＴＲのデータ
抽出用クロックの形成用として用いる場合には広い周波
数範囲でロックがかかる様ロックレンジを広くする必要
がある。これは、標準記録再生時とは異なる速度でテー
プを搬送しつつ再生を行う場合、例えば所謂特殊再生（
キュー、レビュー等）や長時間モードの再生等を行う場
合には、再生信号中のクロック成分の周波数が変化する
からである。

ところが、ロックレンジを広げればＰＬＬの安定性がそ
の分悪くなるという問題を含んでおり、Ｄ−ＶＴＲ等に
要求されるジッタに対する安定性を確保しつつ、広い周
波数範囲に亘ってロックレンジを確保するというのは困
難であった。

この発明は斯る点に鑑みなされたもので、広い周波数範
囲に亘すロツクがかかり、かつ高い安定性を有するＰＬ
Ｌ回路を提供することを目的としている。

〔問題点を解決するための手段〕

かかる目的下にあって本発明では入力クロックに位相同
期したクロックを発生するＰＬＬ回路において、該入力
クロックを一方の入力とする位相比較器と、基準発振回
路と、該基準発振回路の出力を一方の入力とする周波数
位相比較器と、前記位相比較器及び前記周波数位相比較
器の出力に基き制御され、前記位相比較器及び前記周波
数位相比較器の他方の入力を与える制御発振回路を具え
る構成とした。

〔作　用〕

上述の如く構成することにより入力クロックの周波数が
変化した場合にも基準発振回路の出力周波数を変化させ
れば、位相比較器の出力に対して高い安定性を持つ様制
御発振回路を構成することができる。これによって、広
い周波数範囲でロックがかかり、かつ高い安定性を有す
るＰＬＬ回路を構成することができた。

〔実施例〕

以下、本発明の実施例について説明する。

第１図は本発明の一実施例としてのＰＬＬ回路の構成を
示す図で、Ｄ−ＶＴＲの再生信号からデータを抽出する
ためのクロックを形成するためのものである。

第１図において、入力端子１０】１位相比較器（ｐｃ）
１０２、ループフィルタ１０３．電圧制御発振器（ＶＣ
Ｏ）１０５及び出力端子１０６は従来のＰＬＬ回路と同
様の構成となっており、これらより構成されるループを
以下データフェーズロックループと呼ぶ。

また、基準周波数発振器（Ｒｅｆ、０８Ｃ）１０７．周
波数位相比較器（ＦＰＣ）１０８及びループフィルタ１
０９は、ＶＣＯ１０５の中心周波数をロックするための
回路であり、これらを含むループを以下中心周波数ロッ
クループと呼ぶ。

第１図のＰＬＬ回路は、第３図のＰＬＬ回路と同様の構
成よりなるデータフェーズロックループに、ＶＣＯ１０
５の中心周波数を広いレンジで制御できるような中心周
波数ロックループを追加した構成となでいる。前述した
様に再生信号中のクロック成分の周波数が異なる各モー
ドに対応する周波数のクロック信号を、基準周波数発振
器１０７で発生し、比較的広いレンジ（この例では標準
再生時のクロック成分の周波数十数％以上）でロック可
能としである。即ち、ＶＣＯ１０５の中心周波数を、各
モードに対応するクロック周波数付近にロックさせるこ
とで、ループフィルタ１０３の時定数により決定される
ロックレンジを狭（することで高安定化を図り、かつ、
各モードにおけるクロック成分の周波数の数％程度の変
化に対応できる構成となっている。

以下、第１図番部の動作について説明する。

Ｉ）−ＶＴＲの再生ヘッドからの再生信号から得たクロ
ックは、入力端子１０１に入力される。ここで上記再生
信号は、Ｉ）−ＶＴＲでは通常複数のヘッドを切換えて
再生した信号を連続させたものであるので、ヘッド切換
えタイミングの前後には、本来のデータパターン以外の
信号を含む部分があって、その部分で再生信号は非連続
となっている。

そこでこのヘッド切換えタイミング信号に同期した信号
を入力端子１１０に入力し、ヘッド切換えタイミング前
後の所定の期間（本来のパターン以外の信号を含む期間
）は、スイッチ１１２．　１１３を閉じる。これにより
この期間はデータフェーズロックループをカットして中
心周波数ロックループのみを有効動作させることにする
。

この時、基準周波数発振回路１０７は、各モードに於い
て再生される信号中のクロック成分の周波数に対応した
周波数のクロック信号を発生している。これについては
後に詳述する。基準周波数発振回路１０７の出力は、Ｖ
ＣＯ１０５の出力であるクロックＳ１５と、周波数位相
比較器（ＦＰＣ）１０８で周波数および位相比較され、
比較電圧Ｓｌｌを生ずる。この比較電圧Ｓｌｌは抵抗及
びコンデンサより構成されるループフィルタ１０９によ
り高周波成分がカットされ、出力には誤差電圧Ｓ１３が
生ずる。

この時、データフェーズロックループ側はカットされて
いるため、ＶＣＯ１０５へは誤差電圧Ｓ１３がそのまま
入力されることになり、ＶＣＯ１０５の中心周波数が、
基準周波数発振回路１０７の出力周波数にロックされる
こととなる。

なお、ＦＰＣを用いたのはＶＣＯ１０５の全てのレンジ
でロックする様にしたためである。ここでループフィル
タ１０９はサンプルホールド機能を有するものとし、ス
イッチ１１３がオフの（開成されている）間、出力電圧
を保持するようにしである。

これにより、データフェーズロックループが動作してい
る期間もＶＣＯ１０５の中心周波数は比較周波数発振回
路１０７の発生するクロック周波数付近にロックされつ
づけることとなる。なお、ここでＶＣＯ１０５としては
標準クロック周波数（標準再生時の再生信号中のクロッ
ク成分の周波数）を中心とした広いレンジのものを用い
る。

さて、入力再生信号中のヘッド切換え前後の期間を除く
本来のデータパターンを含む部分においては、スイッチ
１１２，１１３を開成して、中心周波数ロックループを
オフにし、データフェーズロックループのみを有効動作
させる。入力端子１０１に入力された再生信号中のクロ
ックは、位相比較器１０２でＶＣＯ１０５の出力である
クロック８１５と位相比較され、位相比較電圧ＳＩＯが
出力される。位相比較電圧ＳＩＯは、ループフィルタ１
０３により、高周波成分がカットされ、ループフィルタ
１０３の出力には誤差電圧Ｓ１２が生ずる。この誤差電
圧Ｓ１２は加算回路１０４により、前述の通り保持され
ている中心周波数ロックループの出力誤差電圧Ｓ１３と
加算され、ＶＣＯ１０５の出力である再生クロックＳ１
５の周波数を制御することとなる。ここでループフィル
タ１０３内の時定数は、所望の安定度を得るため、ロッ
クレンジを狭くするよう比較的大きく設定される。この
時、ループフィルタ１０３の出力誤差電圧Ｓ１２の振幅
は小さなものとなるが、前述の通り、中心周波数ロック
ループの出力誤差電圧Ｓ１３が加算され、ＶＣＯ１０５
（７）入力Ｓ１４となるため、前述に各モードにおける
クロック周波数の変化には充分対応できることとなる。

これらのループフィルタ１０３．　１０９、加算回路１
０４、ＶＣＯ１０５は本発明の制御発振回路を構成する
。なお、ループフィルタ１０３内のスイッチ１１１はロ
ックイン時には若干ロックレンジを広くしてすばやくロ
ックインするようにし、ロックイン後はロックレンジを
狭くして、高安定化を図るためのものである。

次に比較周波数発振回路１０９の構成について説明する
。

第２図は第１図中の基準周波数発振回路１０７の具体的
構成例を示す図である。入力端子２０１には再生時の各
モードを示すデータ、例えば通常再生。

早送り再生、逆転再生等のモードを示すデータが入力さ
れている。このモードを示すデータをデータ変換テーブ
ル２０２に供給し、該データ変換テーブル２０２から出
力されたデータに従って分周器２０３の分周比が設定さ
れる。この様に、モードに従って設定された分局比Ｎに
よりＶＣＯ２０７の出力は分周器２０３で分周され、基
準信号として入力端子２０４に入力される再生信号中の
水平同期信号ｆＨと、位相比較器２０５で位相比較され
る。これに伴い、該位相比較器２０５は位相比較電圧Ｓ
２０を出力する。

位相比較電圧Ｓ２０はループフィルタ２０６により高周
波成分をカットされ、ループフィルタ２０６の出力には
誤差電圧Ｓ２１が生じる。

この誤差電圧Ｓ２１によりＶＣＯ２０７の出力であるク
ロック３２３の周波数が制御される。これにより出力端
子２０８に各モードに対応した周波数の基準クロックが
出力される。この基準クロックは第１１　　　　・ １図のＦＰＣ１０８に供給されることになる。

以上のような構成のＰＬＬ回路によれば、第１図の出力
端子１０６から各モードに対応した周波数で、かつ再生
信号中のクロック成分に位相同期した安定なりロックが
出力されることとなる。

尚、上述の実施例に於いて、制御発振回路はデータフェ
ーズロックループのループフィルタと、中心周波数ロッ
クループのループフィルタとを別途設ける構成としたが
、ＰＣ１０２の出力とＦＰＣ１０８の出力とを加算した
後ループフィルタを通してＶＣ０１０５に供給する構成
とすることも可能である。

また、ＶＣＯ１０５の中心周波数を高くし、分周器を介
して端子１０６への出力クロックもしくはＦＰＣ１０８
、ＰＣ１０２への入力クロックを形成する構成とするこ
とも可能である。

〔発明の効果〕

以上説明した様に、本発明によればロック可能な入力ク
ロックの周波数範囲を広く設定でき、かつ高い安定性を
有するＰＬＬ回路を得ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例としてのＰＬＬ回路の構成を
示す図、 第２図は第１図中の基準周波数発振器の具体的な構成例
を示す図、 第３図は従来のＰＬＬ回路の構成例を示す図である。 図中１０１はクロック入力端子、１０２は位相比較器、
１０３．　１０９はループフィルタ、１０４は加算回路
、１０５は電圧制御発振器、１０６は出力端子、１０７
は基準周波数発振器、１０Ｂは周波数位相比較器、２０
２はデータ変換テーブル、２０３は分周器、２０４は基
準信号入力端子、２０５は位相比較器、２０６はループ
フィルタ、２０７は電圧制御発振器である。

Claims (3)

【特許請求の範囲】
1. （１）入力クロックに位相同期したクロックを発生する
   ＰＬＬ回路であって、該入力クロックを一方の入力とす
   る位相比較器と、基準発振回路と、該基準発振回路の出
   力を一方の入力とする周波数位相比較器と、前記位相比
   較器及び前記周波数位相比較器の出力に基き制御され、
   前記位相比較器及び前記周波数位相比較器の他方の入力
   を与える制御発振回路を具えるＰＬＬ回路。
2. （２）前記基準発振回路は、制御発振器と、該制御発振
   器の出力を分周する分周器と、該分周器の分周比を切換
   可能な分周比設定回路と、前記分周器の出力と基準信号
   とを位相比較する位相比較器と、該位相比較器の出力の
   高周波成分を除去して前記制御発振器に供給するループ
   フィルタとを具え、前記制御発振器の出力を前記周波数
   位相比較器に供給することを特徴とする特許請求の範囲
   第（１）項記載のＰＬＬ回路。
3. （３）前記制御発振回路は、前記位相比較器の出力の高
   周波成分を除去する第１のループフィルタと、前記周波
   数位相比較器の出力の高周波成分を除去する第２のルー
   プフィルタと、該第１、第２のループフィルタの出力を
   加算する加算回路と、該加算回路の出力によって制御さ
   れる電圧制御発振器とを具えることを特徴とする特許請
   求の範囲第（１）項または第（２）項記載のＰＬＬ回路
   。