JPS6193719A - 位相ロツクル−プ装置 - Google Patents
位相ロツクル−プ装置Info
- Publication number
- JPS6193719A JPS6193719A JP59214388A JP21438884A JPS6193719A JP S6193719 A JPS6193719 A JP S6193719A JP 59214388 A JP59214388 A JP 59214388A JP 21438884 A JP21438884 A JP 21438884A JP S6193719 A JPS6193719 A JP S6193719A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- phase
- controlled oscillator
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、同期クロック抽出回路に改良を加えた位相ロ
ッ゛クループ装置に関するものである。
ッ゛クループ装置に関するものである。
従来から知られている位相口・ンクループ装置として、
第１図（Ａ）または同図（Ｂ）に示されるような構成が
知られている。ここで、ＰＣは位相比較器、ＬＰＦはロ
ーパスフィルタ、ｖＣＯは電圧制御発振器、 ＦＣは周
波数比較器を示す。
第１図（Ａ）または同図（Ｂ）に示されるような構成が
知られている。ここで、ＰＣは位相比較器、ＬＰＦはロ
ーパスフィルタ、ｖＣＯは電圧制御発振器、 ＦＣは周
波数比較器を示す。
位相ロックループを第１図（Ａ）のように構成した場合
には、入力信号ＩＮの反転部分のみで位相比較を行うこ
とになり、実際の伝送レートとは異った周波数で位相ロ
ックループ回路がロックしてしまうという不都合が生じ
る。かかる不都合を回避するために、 ■電圧制御発振器ＶＣＯの発振範囲を限定する；■引き
込み時に一定方向から引き込むように制御する； など比較的複雑な制御が必要とされていた。
には、入力信号ＩＮの反転部分のみで位相比較を行うこ
とになり、実際の伝送レートとは異った周波数で位相ロ
ックループ回路がロックしてしまうという不都合が生じ
る。かかる不都合を回避するために、 ■電圧制御発振器ＶＣＯの発振範囲を限定する；■引き
込み時に一定方向から引き込むように制御する； など比較的複雑な制御が必要とされていた。
また、位相ロックループを第１図（Ｂ）のように構成し
た場合には、何らかの影響で入力信号ＩＮに信号の欠落
等が生じたとき、周波数比較器ＦＣが挿入されているこ
とに起因して、必要以上に太きな電圧が電圧制御発振器
ｖＣＯに供給されてしまい、同期クロックに乱れが生じ
ることがある。このように、第１図（Ｂ）に示すような
構成では。
た場合には、何らかの影響で入力信号ＩＮに信号の欠落
等が生じたとき、周波数比較器ＦＣが挿入されているこ
とに起因して、必要以上に太きな電圧が電圧制御発振器
ｖＣＯに供給されてしまい、同期クロックに乱れが生じ
ることがある。このように、第１図（Ｂ）に示すような
構成では。
ドロップアウト等による信号の欠落が大きく影響すると
いった問題がある。
いった問題がある。
本発明の目的は、上述の点に鑑み、引き込み時にも安定
に作動し、且つロック後に生じる信号の欠落等に対して
も安定な位相ロック状態を保持するようにした位相ロッ
クループ装置を簡略な構成にて実現することにある。
に作動し、且つロック後に生じる信号の欠落等に対して
も安定な位相ロック状態を保持するようにした位相ロッ
クループ装置を簡略な構成にて実現することにある。
かかる目的を達成するために、本発明では第２図に示す
ように、可変周波数発振手段０の出力信号ならびに所定
の入力信号ＩＮを導入してその位相差に応じた出力信号
を送出する位相差検出手段Ｐと、前記可変周波数発振手
段０の出力周波数が基準周波数から所定周波数以上陥れ
ているときには、該基準周波数と該出力周波数との差に
応じた出力信号を送出する周波数比較手段Ｆと、前記位
相差検出手段Ｐの出力信号と前記周波数比較手段゛Ｆの
出力信号とを加え合わせて前記可変周波数発振手段０に
供給する混合手段Ｍとを具備したことを特徴とする。
ように、可変周波数発振手段０の出力信号ならびに所定
の入力信号ＩＮを導入してその位相差に応じた出力信号
を送出する位相差検出手段Ｐと、前記可変周波数発振手
段０の出力周波数が基準周波数から所定周波数以上陥れ
ているときには、該基準周波数と該出力周波数との差に
応じた出力信号を送出する周波数比較手段Ｆと、前記位
相差検出手段Ｐの出力信号と前記周波数比較手段゛Ｆの
出力信号とを加え合わせて前記可変周波数発振手段０に
供給する混合手段Ｍとを具備したことを特徴とする。
以下、図面を参照して本発明の詳細な説明する。
第３図は、本発明の一実施例を示すブロック図である。
ココテρＣ，ＬＰＦ、ＶＣＯ，ＦＣｔ＊既に第１図（Ａ
）およびＣＢ）に示したとおり、それぞれ位相比較器、
ローパスフィルタ、電圧制御発振器、周波数比較器を示
す、また、 ＯＳＣは水晶制御発振器、ＬＣはレベル検
出器である。更に、ＳＷはレベル検出器ＬＣからの出力
信号に応じて、周波数比較器ＦＣからの出力信号を加算
回路ＭＩＸへ送出するための切り換え回路である。
）およびＣＢ）に示したとおり、それぞれ位相比較器、
ローパスフィルタ、電圧制御発振器、周波数比較器を示
す、また、 ＯＳＣは水晶制御発振器、ＬＣはレベル検
出器である。更に、ＳＷはレベル検出器ＬＣからの出力
信号に応じて、周波数比較器ＦＣからの出力信号を加算
回路ＭＩＸへ送出するための切り換え回路である。
第４図は、第２図示の構成をより詳細に説明した回路図
である。
である。
本図において、ｌは電圧制御発振器９の出力を反転させ
るインノヘーク。
るインノヘーク。
２は入力信号ＩＮを遅延させる遅延回路（ＯＬ）、３は
ｄ延回路２の出力端にｖｃ続したインバータ、 ４はこのインバータ３の出力信号と入力信号ＩＮを導入
するＡＮＤ回路、 ５および６はインへ−夕１およびＡＮＤＮ０回路接続し
て位相比較器を形成するＤｙＥフリップフロップ、 ７はフリップフロップ５．６に接続したチャージポンプ
回路（ｃｐ）。
ｄ延回路２の出力端にｖｃ続したインバータ、 ４はこのインバータ３の出力信号と入力信号ＩＮを導入
するＡＮＤ回路、 ５および６はインへ−夕１およびＡＮＤＮ０回路接続し
て位相比較器を形成するＤｙＥフリップフロップ、 ７はフリップフロップ５．６に接続したチャージポンプ
回路（ｃｐ）。
抵抗器Ｒ，−Ｒ３，コンデンサＣ＋、）ランジスタＴＲ
ＩおよびＴＲ２はチャージポンプ回路７と共にループフ
ィルタを形成するフィルタ回路、８は抵抗器Ｒ７〜Ｒ９
と共に形成された加算器であって、スイッチ１９からの
信号および前記ループフィルタの出力信号を導入する。
ＩおよびＴＲ２はチャージポンプ回路７と共にループフ
ィルタを形成するフィルタ回路、８は抵抗器Ｒ７〜Ｒ９
と共に形成された加算器であって、スイッチ１９からの
信号および前記ループフィルタの出力信号を導入する。
９は加算器８の出力により制御される電圧制御発振器、
１０は電圧制御発振器９の出力信号を１／Ｎ分周する分
周器。
周器。
１１は入力信号ＩＮの伝送レートの整数倍の周波数を有
する水晶制御発振器、 １２は水晶制御発振器１１の出力信号を１／Ｎ分周する
分周器、 １３は分周器１０の出力信号を導入して一定パルス幅の
信号を送出する単安定マルチバイブレータ、 １４は単安定マルチバイブレータ１３と分周器１２に接
続したチャージポンプ回路、 ｍ抗器Ｒ４〜Ｒ６，コンデンサＣ２，トランジスタＴＲ
３，ＴＲ４はチャージポンプ回路１４と共にループフィ
ルタを形成するフィルタ回路、 １５は抵抗器ＲｉｏｌＲ４Ｌ ｌコンデンサＣ２，可変
抵抗器ＶＲＩと共にオフセット及びゲインを決定する増
幅器、 １６および１７は前記増幅器１５の出力を２つの基南レ
ベルで比較する差動コンパレータ、 １８はコンパレータ１Ｂ、１７の出力端に接続したＡＮ
Ｄ回路、 １８はＡＮＤ回路１８の出力に応じて加算器８への入力
端を接地側もしくは増幅器１５側に切り換えるスイ・ン
チ回路である。
する水晶制御発振器、 １２は水晶制御発振器１１の出力信号を１／Ｎ分周する
分周器、 １３は分周器１０の出力信号を導入して一定パルス幅の
信号を送出する単安定マルチバイブレータ、 １４は単安定マルチバイブレータ１３と分周器１２に接
続したチャージポンプ回路、 ｍ抗器Ｒ４〜Ｒ６，コンデンサＣ２，トランジスタＴＲ
３，ＴＲ４はチャージポンプ回路１４と共にループフィ
ルタを形成するフィルタ回路、 １５は抵抗器ＲｉｏｌＲ４Ｌ ｌコンデンサＣ２，可変
抵抗器ＶＲＩと共にオフセット及びゲインを決定する増
幅器、 １６および１７は前記増幅器１５の出力を２つの基南レ
ベルで比較する差動コンパレータ、 １８はコンパレータ１Ｂ、１７の出力端に接続したＡＮ
Ｄ回路、 １８はＡＮＤ回路１８の出力に応じて加算器８への入力
端を接地側もしくは増幅器１５側に切り換えるスイ・ン
チ回路である。
次に、第５図（Ａ）〜（Ｃ）に示すタイミング図を参照
して、第４図の動作を説明する。
して、第４図の動作を説明する。
第４図示の本実施例には、入力信号ＩＮとしてＭＦＭ（
Ｍｏｄｉｆｉｅｄ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕ
ｌａｔｉｏｎ）変調された情報信号が入力される。この
信号の伝送レートをＭビット／秒とした場合、インバー
タ３の遅延も含めてＴ ＝ ｌ／８秒となるような遅延
量の遅延回路２を使用する。
Ｍｏｄｉｆｉｅｄ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕ
ｌａｔｉｏｎ）変調された情報信号が入力される。この
信号の伝送レートをＭビット／秒とした場合、インバー
タ３の遅延も含めてＴ ＝ ｌ／８秒となるような遅延
量の遅延回路２を使用する。
入力信号を第５図（Ａ）の■で示す信号とした場合、イ
ンバータ３の出力信号は第５図（Ａ）■のようになり、
入力信号の立ち上りのエツジに対、＋ ｉ Ｌ
ｆ″″／４ （７）Ｉｔ＠（７）／＜ＪＬ−Ｘ′Ｉ！９
．ｔ’Ｌ６・人力信号ＩＮが、第５図（Ａ）■に示すｖ
ＣＯクロック（電圧制御発振器の出力）に対し第５図（
Ａ）■に示す点線のように位相が遅れた場合、ＡＮＤゲ
ート４の出力も第５図（Ａ）■に示す点線のようになる
。そこで、ＡＮＤゲート４の出力がハイレベルになると
、Ｄ型フリップフロップ５のＤ入力およびクリア入力が
ハイレベルとなるので、この間にインバータｌの出力が
立ち上がると、Ｄ型フリップフロップ５の出力Ｑは立ち
上り、次に、 ＡＮＤゲート４の出力がローレベルとな
るまでの間ハイレベルを呈し、第５図（Ａ）■に示すよ
うに位相ずれに比例したパルス幅のパルス列が得られる
。
ンバータ３の出力信号は第５図（Ａ）■のようになり、
入力信号の立ち上りのエツジに対、＋ ｉ Ｌ
ｆ″″／４ （７）Ｉｔ＠（７）／＜ＪＬ−Ｘ′Ｉ！９
．ｔ’Ｌ６・人力信号ＩＮが、第５図（Ａ）■に示すｖ
ＣＯクロック（電圧制御発振器の出力）に対し第５図（
Ａ）■に示す点線のように位相が遅れた場合、ＡＮＤゲ
ート４の出力も第５図（Ａ）■に示す点線のようになる
。そこで、ＡＮＤゲート４の出力がハイレベルになると
、Ｄ型フリップフロップ５のＤ入力およびクリア入力が
ハイレベルとなるので、この間にインバータｌの出力が
立ち上がると、Ｄ型フリップフロップ５の出力Ｑは立ち
上り、次に、 ＡＮＤゲート４の出力がローレベルとな
るまでの間ハイレベルを呈し、第５図（Ａ）■に示すよ
うに位相ずれに比例したパルス幅のパルス列が得られる
。
また、Ｄ型フリップフロップ６について考察するに、第
５図（Ａ）に示すように、クロックに対し入力の位相が
遅れている場合、ＡＮＤゲート４の出力が立ち上るとき
はクロック（第４図（Ａ）■）は常にハイレベルであり
、Ｄ型フリップフロップ６のクリア端子にはインバータ
１を介してｖＣＯクロックが導入されているため、クロ
ック立上り時にクリア端子がローレベルとなり、Ｄ型フ
リップフロップ６の出力Ｑはハイレベルとならない。
５図（Ａ）に示すように、クロックに対し入力の位相が
遅れている場合、ＡＮＤゲート４の出力が立ち上るとき
はクロック（第４図（Ａ）■）は常にハイレベルであり
、Ｄ型フリップフロップ６のクリア端子にはインバータ
１を介してｖＣＯクロックが導入されているため、クロ
ック立上り時にクリア端子がローレベルとなり、Ｄ型フ
リップフロップ６の出力Ｑはハイレベルとならない。
次に、第５図（Ｂ）■の点線に示すように、ｖＣＯクロ
ックに対し入力データの位相が進んで入力された場合、
Ｄ５フリップフａ ＋７ブ６のクロック入力、すなわち
ＡＮＤゲート４の出力（第５図（Ｂ）■）の立ち上りは
、ｖＣＯクロックがローレベル（すなわちＤ型フリップ
フロップ６のクリア端子がハイレベル）のときに生じる
。 ＡＮＤゲート４の立ち上りによりＤ型フリップフロ
ップ６の出力Ｑは立ち上り、次のｖＣＯクロックのエツ
ジが生じるまでハイレベルを呈し、位相進み量に比例し
たパルス幅のパルス列が第５図（Ｂ）■に示すように得
られる。
ックに対し入力データの位相が進んで入力された場合、
Ｄ５フリップフａ ＋７ブ６のクロック入力、すなわち
ＡＮＤゲート４の出力（第５図（Ｂ）■）の立ち上りは
、ｖＣＯクロックがローレベル（すなわちＤ型フリップ
フロップ６のクリア端子がハイレベル）のときに生じる
。 ＡＮＤゲート４の立ち上りによりＤ型フリップフロ
ップ６の出力Ｑは立ち上り、次のｖＣＯクロックのエツ
ジが生じるまでハイレベルを呈し、位相進み量に比例し
たパルス幅のパルス列が第５図（Ｂ）■に示すように得
られる。
また、Ｄ型フリップフロップ５においては、クロックの
立ち上りのときクリア端子がローレベルとなるため、出
力はハイレベルにならず、ローレベルを呈する。
立ち上りのときクリア端子がローレベルとなるため、出
力はハイレベルにならず、ローレベルを呈する。
入力信号およびｖＣＯクロックの位相が一致した場合、
各フリップフロップの出力は共にハイレベルとなり、入
力信号のエツジにおいて細いパルス力？出るにとどまる
。
各フリップフロップの出力は共にハイレベルとなり、入
力信号のエツジにおいて細いパルス力？出るにとどまる
。
また、チャージポンプ７については、入力ｐｕがローレ
ベルのとき出力ＯＦはハイレベル、入力Ｐｕがハイレベ
ルのとき出力１１Ｆはハイインピーダンス、入力ＰＤｆ
Ｊ９０−レベルのとき出力［ＩＦはローレベル、入力Ｐ
Ｄがハイレベルのとき出力ＯＦはハイインピーダンスと
なるように動作をする。換言すれば、入力信号が遅れ位
相の場合、チャージポンプ７の人力ＰｕにはＤ型フリッ
プフロップ５のＱ出力が導入されているため、遅れ時間
の最中入力ＰＵがローレベルとなり、その間出力ＩＦは
ハイレベルとなり、Ｒ，−Ｒ２，Ｃ，、ＴＲＩ、ＴＲ２
により構成されるループフィルタをチャージアップする
。また、進み位相の場合には入力ＰＤがローレベルとな
り、チャージポンプ７を放電させる。よって、ループフ
ィルタからは位相ずれに応じた直流電圧が得られる。こ
の出力は、加算器８を介して電圧制御発振器９に加えら
れる。
ベルのとき出力ＯＦはハイレベル、入力Ｐｕがハイレベ
ルのとき出力１１Ｆはハイインピーダンス、入力ＰＤｆ
Ｊ９０−レベルのとき出力［ＩＦはローレベル、入力Ｐ
Ｄがハイレベルのとき出力ＯＦはハイインピーダンスと
なるように動作をする。換言すれば、入力信号が遅れ位
相の場合、チャージポンプ７の人力ＰｕにはＤ型フリッ
プフロップ５のＱ出力が導入されているため、遅れ時間
の最中入力ＰＵがローレベルとなり、その間出力ＩＦは
ハイレベルとなり、Ｒ，−Ｒ２，Ｃ，、ＴＲＩ、ＴＲ２
により構成されるループフィルタをチャージアップする
。また、進み位相の場合には入力ＰＤがローレベルとな
り、チャージポンプ７を放電させる。よって、ループフ
ィルタからは位相ずれに応じた直流電圧が得られる。こ
の出力は、加算器８を介して電圧制御発振器９に加えら
れる。
電圧制御発振器９の出力は１／Ｎ分周期１０（例えばＮ
＝２）に加えられ、第５図（Ｃ）■、■に示すように１
／Ｎ分周され、その立ち下りエツジにより単安定マルチ
バイブレータ１３がトリガされる。この単安定マルチバ
イブレータ１３の出力パルス幅はＲＩＺＩＣ３を調節し
て、１／２丁の幅となるよう予め設定しておく。
＝２）に加えられ、第５図（Ｃ）■、■に示すように１
／Ｎ分周され、その立ち下りエツジにより単安定マルチ
バイブレータ１３がトリガされる。この単安定マルチバ
イブレータ１３の出力パルス幅はＲＩＺＩＣ３を調節し
て、１／２丁の幅となるよう予め設定しておく。
また、水晶制御発振器１１の発振周波数は入力信号にお
ける伝送レートの整数倍の周波数に設定されており、分
周期１２において１／Ｎ分周され、チャージポンプ１４
のＰＤ大入力加えられる。
ける伝送レートの整数倍の周波数に設定されており、分
周期１２において１／Ｎ分周され、チャージポンプ１４
のＰＤ大入力加えられる。
電圧制御発振器９の発振周波数が水晶制御発振器１１の
発振周波数より低い場合、電圧制御発振器９の発振波形
は第５図（Ｃ）■の様になり、単安定マルチバイブレー
タ１３の出力は第５図（Ｃ）■の様になり、水晶制御発
振器１１の出力に比べて単位時間当りのパルス数が減少
する。
発振周波数より低い場合、電圧制御発振器９の発振波形
は第５図（Ｃ）■の様になり、単安定マルチバイブレー
タ１３の出力は第５図（Ｃ）■の様になり、水晶制御発
振器１１の出力に比べて単位時間当りのパルス数が減少
する。
他方、電圧制御発振器９の発振周波数が水晶制御
御発振器１１の発振周波数より高い場合、第５図（
Ｃ）■、■に示す様になり、パルス数が増加する。この
パルスはチャージポンプ１４の入力端に供給され、それ
により、Ｒ４〜Ｒ，、Ｃ２，ＴＲ３，ＴＲ４により構成
されるローパスフィルタを充放電し、電圧制御発振器９
の発振周波数に比例した電圧を生じる。そして、次段の
Ｒ５０＋ＲＢ ＋ＶＲ１，増幅器１５を用いて、電圧制
御発振器９および水晶制御発振器１１の発振周波数差が
零のとき出力が零となる様調節し、その出力を差動コン
パレータ１６．１？に入力する。
御発振器１１の発振周波数より高い場合、第５図（
Ｃ）■、■に示す様になり、パルス数が増加する。この
パルスはチャージポンプ１４の入力端に供給され、それ
により、Ｒ４〜Ｒ，、Ｃ２，ＴＲ３，ＴＲ４により構成
されるローパスフィルタを充放電し、電圧制御発振器９
の発振周波数に比例した電圧を生じる。そして、次段の
Ｒ５０＋ＲＢ ＋ＶＲ１，増幅器１５を用いて、電圧制
御発振器９および水晶制御発振器１１の発振周波数差が
零のとき出力が零となる様調節し、その出力を差動コン
パレータ１６．１？に入力する。
差動コンパレータ１１３．１？のしきい値は、それぞれ
零に対し、電圧制御発振器９の発振周波数が水晶制御発
振器１１の発振周波数のそれぞれ士数％程度に相当する
ように１没定する。プラス側にしきい値を設定したコン
パレータ１８の反転出力と、マイナス側にしきい値を設
定したコンパレータ１７の出力の論理積をＡＮＤゲー）
１８で求めることにより、電圧制御発振器９の発振周波
数が水晶制御発振器１１の発振周波数に対して士数％以
内になったとき、ＡＮＤゲート１８の出力はハイレベル
となり、スイッチ１８をグランド側に接続させる。また
、電圧制御発振器９の発振周波数が士数％以上離れてい
るときには、スイッチを図の上方に倒して、増幅器１５
の出力信号を抵抗器Ｒ８の一方端に供給する。
零に対し、電圧制御発振器９の発振周波数が水晶制御発
振器１１の発振周波数のそれぞれ士数％程度に相当する
ように１没定する。プラス側にしきい値を設定したコン
パレータ１８の反転出力と、マイナス側にしきい値を設
定したコンパレータ１７の出力の論理積をＡＮＤゲー）
１８で求めることにより、電圧制御発振器９の発振周波
数が水晶制御発振器１１の発振周波数に対して士数％以
内になったとき、ＡＮＤゲート１８の出力はハイレベル
となり、スイッチ１８をグランド側に接続させる。また
、電圧制御発振器９の発振周波数が士数％以上離れてい
るときには、スイッチを図の上方に倒して、増幅器１５
の出力信号を抵抗器Ｒ８の一方端に供給する。
このようにする事により、電圧制御発振器９の発振周波
数が希望とする所の周波数と離れているときは、周波数
比較および位相比較両方のループを有し、同波数偏差が
数％に入ると、位相比較のみのループとなる。
数が希望とする所の周波数と離れているときは、周波数
比較および位相比較両方のループを有し、同波数偏差が
数％に入ると、位相比較のみのループとなる。
なお、上述した実施例においては、ＭＦＭ変調された入
力信号の場合についてのみ述べたが、他の変調方式（例
えば、 ＦＭ、他のグループコーディングの変調方式）
でも同様の効果が得られる。
力信号の場合についてのみ述べたが、他の変調方式（例
えば、 ＦＭ、他のグループコーディングの変調方式）
でも同様の効果が得られる。
以上説明したとおり、本発明によれば、必要に応じて位
相ロックループ中に周波数検出ループを組み入れること
ができるので、安定な引き込み並びに安定なロック状態
の維持を図ることができる。
相ロックループ中に周波数検出ループを組み入れること
ができるので、安定な引き込み並びに安定なロック状態
の維持を図ることができる。
更に詳述すれば、電圧制御発振器の出力周波数が水晶発
振器の発振周波数に対して、例えば数％以上離れている
ときは位相ロックループ中に周波数検出ループを加え、
また、数％以内のずれとなったときには位相比較のみを
備えた位相ロックループに自動的に切り換えることがで
きるので、安定な引き込みと安定なロック状態を得る事
ができる。
振器の発振周波数に対して、例えば数％以上離れている
ときは位相ロックループ中に周波数検出ループを加え、
また、数％以内のずれとなったときには位相比較のみを
備えた位相ロックループに自動的に切り換えることがで
きるので、安定な引き込みと安定なロック状態を得る事
ができる。
第１図（Ａ）および（Ｂ）は従来技術を説明するブロッ
ク図、 第２図は本発明の概略構成図。 第３図は本発明の一実施例を示すブロック図、第４図は
第３図示の実施例を更に詳細に示した回線図、 第５図（Ａ）〜（Ｃ）は第４図の動作を説明するだめの
波形図である。 ｐｃ・・・位相比較器、 ＭＩＸ・・・加算回路、 ＬＰＦ・・・ローパスフィルタ。 ＶＣＯ・・・電圧制御発振器、 ＦＣ・・・周波数比較器。 ０ＳＣ・・・水晶制御発振器、 ＬＣ・・・レベル検出器。 ＳＷ・・・切換回路、 １・・・インバータ、 ２・・・遅延回路 ３・・・インバータ、 ４・・・ＡＮＤ回路、 ５．８・・・Ｄ型フリップフロップ（位相比較器）、７
・・・チャージポンプ回路。 ８・・・加算器、 ９・・・電圧制御発振器、 １０・・・１／Ｎ分周器、 １１・・・水晶制御発振器、 １２・・・１／Ｎ分周器、 １３・・・単安定マルチ／ヘイズレータ、１４・・・チ
ャージポンプ回路、 １５・・・増幅器、 □！ １６．ｓ７・・・差動コンパレータ
、１８・・・ＡＮＤ回路、 １８・・・スイッチ回路。 第１図 ○００■■■ ○Ｏ■■ ＜ ロ ■■ ＯＯ■ ■Ｏ
ク図、 第２図は本発明の概略構成図。 第３図は本発明の一実施例を示すブロック図、第４図は
第３図示の実施例を更に詳細に示した回線図、 第５図（Ａ）〜（Ｃ）は第４図の動作を説明するだめの
波形図である。 ｐｃ・・・位相比較器、 ＭＩＸ・・・加算回路、 ＬＰＦ・・・ローパスフィルタ。 ＶＣＯ・・・電圧制御発振器、 ＦＣ・・・周波数比較器。 ０ＳＣ・・・水晶制御発振器、 ＬＣ・・・レベル検出器。 ＳＷ・・・切換回路、 １・・・インバータ、 ２・・・遅延回路 ３・・・インバータ、 ４・・・ＡＮＤ回路、 ５．８・・・Ｄ型フリップフロップ（位相比較器）、７
・・・チャージポンプ回路。 ８・・・加算器、 ９・・・電圧制御発振器、 １０・・・１／Ｎ分周器、 １１・・・水晶制御発振器、 １２・・・１／Ｎ分周器、 １３・・・単安定マルチ／ヘイズレータ、１４・・・チ
ャージポンプ回路、 １５・・・増幅器、 □！ １６．ｓ７・・・差動コンパレータ
、１８・・・ＡＮＤ回路、 １８・・・スイッチ回路。 第１図 ○００■■■ ○Ｏ■■ ＜ ロ ■■ ＯＯ■ ■Ｏ
Claims (1)
- 【特許請求の範囲】 １）可変周波数発振手段の出力信号ならびに所定の入力
信号を導入してその位相差に応じた出力信号を送出する
位相差検出手段と、 前記可変周波数発振手段の出力周波数が基準周波数から
所定周波数以上隔れているときには、該基準周波数と該
出力周波数との差に応じた出力信号を送出する周波数比
較手段と、 前記位相差検出手段の出力信号と前記周波数比較手段の
出力信号とを加え合わせて前記可変周波数発振手段に供
給する混合手段 とを具備したことを特徴とする位相ロックループ装置。 ２）ローパスフィルタおよび電圧制御発振器を用いて前
記可変周波数発振手段を構成したことを特徴とする特許
請求の範囲第１項記載の位相ロックループ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214388A JPS6193719A (ja) | 1984-10-15 | 1984-10-15 | 位相ロツクル−プ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59214388A JPS6193719A (ja) | 1984-10-15 | 1984-10-15 | 位相ロツクル−プ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6193719A true JPS6193719A (ja) | 1986-05-12 |
Family
ID=16654961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59214388A Pending JPS6193719A (ja) | 1984-10-15 | 1984-10-15 | 位相ロツクル−プ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193719A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125024A (ja) * | 1987-11-09 | 1989-05-17 | Mitsubishi Electric Corp | 位相比較器 |
| JPH01157125A (ja) * | 1987-05-14 | 1989-06-20 | Nec Corp | 位相同期回路 |
| JPH0276418A (ja) * | 1988-09-13 | 1990-03-15 | Canon Inc | 再生装置 |
| JPH0362617A (ja) * | 1989-07-31 | 1991-03-18 | Nec Corp | 同期発振器 |
| US6215101B1 (en) | 1999-06-15 | 2001-04-10 | Yazaki Corporation | Electrical unit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54130872A (en) * | 1978-04-03 | 1979-10-11 | Matsushita Electric Works Ltd | Bistable relay driving circuit |
| JPS58164124A (ja) * | 1982-03-24 | 1983-09-29 | 株式会社東芝 | 電磁接触器のコイル駆動装置 |
-
1984
- 1984-10-15 JP JP59214388A patent/JPS6193719A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54130872A (en) * | 1978-04-03 | 1979-10-11 | Matsushita Electric Works Ltd | Bistable relay driving circuit |
| JPS58164124A (ja) * | 1982-03-24 | 1983-09-29 | 株式会社東芝 | 電磁接触器のコイル駆動装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157125A (ja) * | 1987-05-14 | 1989-06-20 | Nec Corp | 位相同期回路 |
| JPH01125024A (ja) * | 1987-11-09 | 1989-05-17 | Mitsubishi Electric Corp | 位相比較器 |
| JPH0276418A (ja) * | 1988-09-13 | 1990-03-15 | Canon Inc | 再生装置 |
| JPH0362617A (ja) * | 1989-07-31 | 1991-03-18 | Nec Corp | 同期発振器 |
| US6215101B1 (en) | 1999-06-15 | 2001-04-10 | Yazaki Corporation | Electrical unit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0283275B1 (en) | Phase comparator circuit | |
| EP0170207A2 (en) | A write clock pulse generator used for a time base corrector | |
| JPS60134633A (ja) | 複変換同調器用制御装置 | |
| US4698601A (en) | Phase locked loop | |
| EP0164785B1 (en) | Electric circuit arrangement comprising a phase control-circuit | |
| US6456165B1 (en) | Phase error control for phase-locked loops | |
| US4843332A (en) | Wide range digital phase/frequency detector | |
| JPS6193719A (ja) | 位相ロツクル−プ装置 | |
| US4184122A (en) | Digital phase comparison apparatus | |
| US4884035A (en) | Wide range digital phase/frequency detector | |
| US6549598B1 (en) | Clock signal extraction circuit | |
| JPS60247330A (ja) | アンロツク検出回路 | |
| JP2704000B2 (ja) | 位相同期ループ回路 | |
| JPH0546357Y2 (ja) | ||
| JP2795008B2 (ja) | 位相同期発振回路の耐入力クロック断回路方式 | |
| JPH0681045B2 (ja) | 位相同期回路 | |
| JPH01243622A (ja) | 位相同期ループ回路 | |
| JPS61201505A (ja) | 位相同期型変調器 | |
| JPH088650B2 (ja) | 周波数制御回路 | |
| JPS5918894B2 (ja) | デジタル位相同期回路 | |
| JPH06152402A (ja) | 位相同期発振器 | |
| JPS62169585A (ja) | 水平同期回路 | |
| JPS58178635A (ja) | 位相引込回路 | |
| JPH03217122A (ja) | 位相同期信号発生装置 | |
| JPH0738577B2 (ja) | ジツタ付加装置 |