JPH0283937A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0283937A
JPH0283937A JP63236043A JP23604388A JPH0283937A JP H0283937 A JPH0283937 A JP H0283937A JP 63236043 A JP63236043 A JP 63236043A JP 23604388 A JP23604388 A JP 23604388A JP H0283937 A JPH0283937 A JP H0283937A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本定明は、半導体装置に関し、特にシリコン基板からの
引出電極を高１諌点金属膜と多結晶シリコン膜とを積層
した構造とした゛１′、導体装置の微ｔ４１ｉ化（Ｉη
造およびその製造方法に関するものである。
［成宋の技術およびその課題］ 近年、半導体装置の分野においては、より高ｔｔな＝要
の拡大に１′１′なって半導体装置の高集積化と高速化
をに１指した技術開発か進められている。この両者は互
いに相反する一面を有しており、半導体装置の高集積化
を推進めることによって逆に高速化を阻害するという場
合も生じてくる。したがって、この両者を共に実現しｊ
Ｊる技術は非常に自゛効なものとなる。
゛ト導体装置の高１！積化は、必然的に半導体装置の微
小化あるいは゛ト導体装置を構成するａ、■々の゛ト導
体素ｒの構造の微細化となってＪＪ、！　１）れてくる
。
この−例として、ＭＯＳ（Ｍｅｔａｌ　　０ｘｉｄｅ　
　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型半導体装置において
、特に素子構造の微細化を図った従来例として、たとえ
ば特開昭６１−１６５７３号公報に示されたものがある
。本例に示されたＭＯＳＦＥＴ（電界効里トランジスタ
）の断面１轟１造を第３図に示す。第３図に示されたん
ｆ’ｓ　　ＦＥＴ１はシリコン基板２の表面上に薄いゲ
ート酸化膜′うを介して多結晶シリコン層からなるゲー
ト電極４が形成されている。シリコン基板２の表面近傍
には不純物が拡散されたソース６ｆ１域５とドレイン領
域６とが互いに間隔をもって形成されている。そして、
このソース領域５とドレイン領域６との間に位置するシ
リコン基板２０表面領域かＭＯＳＦＥＴのチャネル領域
となる。ソース領域５およびドレイン領域６の表面上に
は多結晶シリコンからなる電極用４電層７．８が形成さ
れている。この電極用１ｉｘｒｔｓ層７，８はツース６
／ｌ域５およびドレイン領域６の表面上から素子分離用
のフィールド酸化膜９の上面にまで延びて形成されてい
る。そして、このフィ−ルド酸化膜９の上部で、電極用
導電層７．８は層間絶縁膜１０に開孔されたコンタクト
孔を通してアルミニウム配線層１１と接続されている。
構造の微細化の観点から見たこの従来例の特徴点として
は、 （１）　ゲート電極４の形状が、その下部と上部とで異
なるゲート電極幅で形成されている。ゲート電極４の下
部はゲート電極幅か短く形成されており、このゲート幅
によって規定されるＭＯＳＦＥＴのチャネル長も短くす
ることができる。
また、ゲート電極４の上部はゲート電極幅が広く形成さ
れており、これによってゲート′Ｊ３．極４の断面領域
の面積が低減するのを抑制しＣいる。ゲート電極４の断
面積の低減を抑制することは、結果的にゲート電極４の
配線抵抗の増大を抑ｉ、＋７する。
（２）　ソース領域５およびドレイン領ｖｃ６とアルミ
ニウム配線層１１とのコンタクトか電極用、４電層７．
８を介してフィールド酸化膜９の上部で行なわれている
。このために、ソースおよびドレイン領域５．６はアル
ミニウム配線層１１との直接コンタクトのためのスペー
スを＆Ｔｉ　（４する必要がなくなる。これによって、
ソースおよびドレイン領域５．６の不純物の拡散幅を縮
小することができる。
などである。
次に、本従来例のＭＯＳ　　ＦＥＴの主要な製造工程を
第４八図ないし第４Ｃ図を用いて説明する。
まず、フィールド酸化膜９が形成されたシリコン基板２
表面上に多結晶シリコン層１２とシリコン酸化膜１３と
を堆積する（第４Ａ図）。
次に、フォトリソグラフィおよびエツチング法を用いて
、ＭＯＳ　　ＦＥＴのチャネル領域となるシリコン基板
２の表面上に堆積したシリコン酸化膜１３および多結晶
シリコン層１２とをエツチング除去する。このエツチン
グはプラズマドライエツチングを用いて行なわれる。こ
の工作によってシリコン基板２のチャネル領域表面が露
出する（第４Ｂ図）。
さらに、熱酸化処理を施すことによってシリコン１２の
チャネル領域表面上および多結晶シリコン層１２の開化
部内側面にゲート酸化膜３を形成する。その後、さらに
窒素雰囲気中で加熱処理を施して多結晶シリコン層１２
中に含ませた不純物をシリコンＪｌ！１Ｍ２中に拡散さ
せ、ソース領域５とトレインｎｒｌ域６とを形成する（
第４Ｃ図）。
ところが、上記のような素１′−構造および製造工程で
製造されるＭＯＳ　　ＦＥＴは、素子ｔＷ造の微細化に
伴なって以丁のような事項が問題となった。
すなイ〕ち、 （ａ）　　ソースおよびドレイン領域の接合深さは素子
構造の微細化の比例縮小則に従って浅くなることか要求
されるが、多結晶シリコン層１２ｈ）らの熱拡散による
形成方法は接合深さが浅くなるほど制御が困難になる。
（ｂ）　　シリコン基板２中のソースおよびドレイン領
域５．６と電極用導電層７．８とが直接接触するコンタ
クト方ｔノ：は、両名のシリコン層界面に自然酸化膜が
形成され、接触抵抗の増大を招き、良好なオーミックコ
ンタクトを阻害する。
（ｃ）　　ｆｔ４Ｂ図に示したように、ンリコン酸化膜
１３および多結晶シリコン層１２のエツチング除去工程
は、プラズマドライエツチングを用いて行なイ〕れてい
るため、エツチングの終期に露出したシリコン基板２表
面かプラズマにより損傷を受ける。特にこのシリコン基
板２表面領域はＭＯＳ　　ＦＥＴのチャネル領域となる
ために、ｌｌ−Ｊ　（Ｍを受けると８ランジスタの特性
劣化を引き起こす。
したがって、本発明は上記のような問題点を解消するた
めになされたもので、素ｊ’　８４造の微細化とチャネ
ル領域の損傷の低減および電極用導電層の低抵抗化とを
同時に達成することができる配線構造をＨする半導体装
置およびその製造方法を提（１（することを目的とする
。
［課題を解決するための手段］ 本発明における半導体装置は、一方の″電極用導電層が
他方の電極用導電層の上に乗上げた構造をｆｊ’　して
おり、その内部に第１導電型の不純物領域と第２導電Ｈ
，′Ｊの不純物領域とを含むシリコン基板と、第１導電
型の不純物領域の表面上に積層された第１電極用導電層
と、第２導電型の不純物領域の表面上に積層された第２
電極用導電層と、この第１電極用導電層とＺＩ５２″ｒ
ｕ極用導電層との間に形成される絶縁膜とを６；えてお
り、第１電極用導電層は、少なくとも高融点金属を含む
下部導電層と、この導電層の表面上に形成された多結晶
シリコン層との積層構造からなり、第２電極用導電層の
一部は第１７ＬＬ−用導電層の表面上に絶縁膜を介して
乗上げた構造を有している。
また、本発明における゛１′−専体装置の製造方法は以
ドの１程を備えている。
（ａ）　　半導体基板上に高融点金属を含む導電層を形
成する工程。
（ｂ）　　導電層上に不純物を含む第１の多結晶シリコ
ン層を形成する工程。
（ｃ）　　第１多結晶シリコン層上に第１の絶縁膜を形
成する工程。
（ｄ）　　第１の絶縁膜および第１の多結晶シリコン膜
とを同時にエツチングし、導電層に達する所定の開口部
を１［ニ成する工程。
（ｅ）　　所定の開口部内に表面が露出した導電層をエ
ツチングし、所定の開口部内に１’導体基板表面を露出
させる工程。
（ｆ）　　所定の開口部の底面と内側面と第１絶縁膜上
とに第２の絶縁膜を形成するに程。
（ｇ）　　第２の絶縁股上に第２の多結晶シリコン層を
形成する工程。
（ｈ）゛第２の多結晶シリコン層を所定の形状にパター
ニングする工程。
（ｉ）　　熱処理によって第１の多結晶シリコン層中に
含まれる不純物を半導体基板中に拡散させる工程。
〔作用］ 本発明においては、電極用導電層を高導電性をＨする高
融点金属を含む層と多結晶シリコン層との積層構造とし
たことにより、従来の多結晶シリコンの＋１を層構造の
ものに比べ配線抵抗を低減することができる。
また、不純物拡散領域と電極用導電層とのコンタクトは
１，５ｊ；融点金属膜等を介して打なわれる。
したか−、で、不純物拡散領域と多結晶シリコン導電層
とが直接コンタクトされる従来のタイプに比べ、接触抵
抗が低減される。さらに、不純物拡散領域でのシート抵
抗も低減される。
さらに、半導体基板中に形成される不純物拡散領域は、
電極用導電層を構成する多結晶シリコン層中に含ませた
不純物を高融点金属膜を介して半導体基板中に熱拡散さ
せて形成される。この際、高融点金属膜は、不純物の拡
散源である多結晶９１３２層から半導体基板中の不純物
領域が形成されるべき領域までの拡散距離を大きくして
いる。
さらに、高融点金属膜中での不純物の拡散速度はシリコ
ン層内における拡散速度に比べて小さい。
この両名によって半導体基板中の不純物の拡散時間を長
くとることにより熱拡散」工程の処理時間の５！Ｊ整を
容易にしている。これによって熱拡散処理の制御性を高
め、浅い接合の形成を容易にしている。
さらに、本発明の他の例では半導体装置の製造上程にお
いて、高融点金属膜上の多結晶シリコン膜をエツチング
する際に、この高融点金属膜をエツチング阻止膜として
用いている。ナなイ）ち、通常の多結晶シリコン股のエ
ツチング工程では、このエツチングによって甲導体基板
表面が損傷を受ける。ところが、高融点金属膜を゛ＦＦ
体基板表面に介在させることによって多結晶シリコン膜
のエツチングによって直接’Ｆ亦鉢体基板表面露出し、
損傷を受けるのを防止することかできる。その後、半導
体基板表面に対しダメージの少ないエツチング法により
金属膜を除去することにより、半導体基板表面の損傷を
防止することかできる。
［発明の実施例］ 以下、本発明の好ましい実施例について図を用いて説明
する。
本発明の最も好ましい実施例として、ＭＯＳＦＥＴの構
造をその製造上程に従って順に示した第１Ａ図ないし第
１Ｆ図を用いて説明する。
まず、ウェル領域３０が形成されたシリコン基板２の表
面上の所定６／ｌ域にＬＯＣＯ３（Ｌｏｃａｌ　　０ｘ
ｉｄａｔｉｏｎ　　ｏｆ　　５ｉｌｉｃｏｎ）法を用い
て素子分離用のフィールド酸化膜９を形成する。次にシ
リコン基板２の表面上に、ＣＶＤ（Ｃｈｅｍｉｃａｌ　
　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）法またはスパ
ッタデポジション法を用いて、たとえばタングステンシ
リサイド（ＷＳｊ、）やチタンシリサイド（ＴｉＳｉ、
）などのＭ１融点金属シリサイド膜３１を堆積する。さ
らに、ＣＶＤ法を用いて第１の多結晶シリコン膜３２を
堆積する。そして、イオン注入法により第１の多結晶シ
リコン膜：３２の膜中にヒ素等の春純物を導入する（第
１Ａ図）。
次に、第１の多結晶シリコン膜３２の上に、ＣＶＤ法を
用いて酸化シリコン膜３３をガ１積する。
その後、写真製版技術を用いて、〜ＩＯＳ　　ＦＥＴの
チャネル領域３４となるシリコン基板２の所定の表面領
域上に堆積した第１の多結晶シリコン膜３２と、酸化シ
リコン膜３３とをプラズマエツチングなどを用いてエツ
チング除去する。この工程により高融点金属シリサイド
膜３１の所定領域が露出される。さらに、このエツチン
グ工程によりパターニングされた第１の多結晶シリコン
膜３２は、ソース・ドレイン領域用の引出１′ヒ極３２
ａとなる（第１Ｂ図）。
さらに、高融点金属シリサイド膜３１の露出した所定領
域をウェットエツチング法を用いて除ノくする。ウェブ
Ｉ・エツチングとしては、たとえばフッ酸水溶液やある
いはフッ酸とフッ化アンモニウムとの混合溶液などを用
いて行なわれる。この工・ツチングニ１−程は、特にチ
ャネル６ｆ１域３４を構成するシリコン基板２表面にエ
ツチングによるＩＨ傷を与えない方法としてウェットエ
ツチングが選択されている。
その後、シリコン基板２表曲のチャネル領域３４および
パターニングされた積層＋１Ｑ、　３１．３２ａ１３３
の表面および側面に、ＣＶＤ法を用いてシリコン酸化膜
またはシリコン窒化膜などの絶縁膜′３５を形成する。
チャネル領ｉｔ　３４１に形成された絶縁膜３５は、ト
ランジスタのゲート絶縁膜を構成する（第１Ｃ図）。
次に、ＣＶＤ法を用いて第２の多結晶シリコン膜３６を
仝而に堆積する（第１Ｄ図）。
次に、ソース・ドレイン領域を形成するための熱処理工
程に進む。第１の多結晶シリコン膜３２ａ中に含まれる
リンやヒ素などの不純物は、高温熱処理により高融点金
属シリサイド膜３１を通過してシリコン基板２中に熱拡
散する。これによって、シリコン基板２中にソース領域
５とドレイン領域６とか形成される。高融点金属シリサ
イド膜３１は、不純物がシリコン基板２中の所定領域に
到達するまでの拡散距離を長くする。また、高融点金属
シリサイド膜３１中にヒ素などの不純物を一部捕獲した
りする。これらの作用によって熱拡散に要する処理時間
を長くさせ、熱拡散処理の制御性をＪ：ｉ＜している。
そして、この熱拡散処理時間を精度良く制御することに
より浅い接合深さをＵするソース領域・ドレイン領域５
．６とを形成することができる。
その後、写真製版技術を用いて第２の多結晶シフコン膜
３６をエツチングする。これによって、ゲート化ｈ　３
６ａかパターニング形成される。ゲート電極３６ａは、
ソース・ドレイン領域５．６の引出電極となる第１の多
結晶シリコン膜３２ａの表面上にその一部が乗上げた構
造となっている（第１Ｅ図）。
最後に、層間絶縁膜３７を形成した後、コンタクトホー
ルを（Ｈ４孔し、このコンタクトホール内にアルミニウ
ム配線層３８を形成する。以上の工程により〜ＩＯ３Ｆ
ＥＴの製造プロセスか完了する（第１Ｆ図）。
上記のように、本実施例におけるＭＯＳ　　ＦＥＴのゲ
ート７Ｌ極３６ａは、ソース・ドレインｎｒＩｈｋ５．
６の表面上に形成された第１の多結晶シリコンＩｆｉ　
３２　ａの上部に東上げたｊＭ造をｒｉシている。
したがって、このゲート電極３６ａの下部領域が位置す
るチャネル領域のチャネル幅か微細となった場合でも、
ゲート電極３６ａの乗上げ構造部分の幅を大き（とるこ
とができる。これによって、ゲート電極−３６ａの導電
用のａ効断面積を大きくとることかできる。そして、こ
のような構造によってゲート化Ｗ　３６　ａの配線抵抗
を低く抑えることができる。
また、ソース・ドレイン領域５．６の表面上に１］ニ成
された第１の多結晶シリコシ膜３２　ａは、シリコン基
板２中にソース・ドレインｐｆｉ域形成用の石純物を尋
人する動きと、ソース・ドレイン領域５．６とアルミニ
ウム配線層３８とを接続する内部配線としての働きとを
なしている。そして、内部配線としては、高融点金属シ
リサイド膜３１との積層（１−１造を形成しているため
、そのシート抵抗を低減することかできる。たとえば、
多結晶シリコン層中層のみの場合、シート抵抗が１００
〜７００Ω／口であったが、積層横這の場合は１〜３Ω
／口程度に軽減される。
また、本実施例のＭＯＳ　　ＦＥＴのソース・ドレイン
領域５．６は、不純物を第１の多結晶シリコン層３２ａ
から高融点金属シリサイド膜３１を通過してシリコン基
板２ｉ１−＼熱拡散させて形成している。これにより、
不純物の拡散深さの制御性を改遷し、浅い接合の形成を
容易にしている。そして、ソース・ドレイン領域５．６
の浅い接合は、シリコン基板２とソース・ドレイン領域
ｌ域５．６との間の寄生接合容量を小さくすることがで
きる。
さらに、製造工程においては、シリコン基板２のチャネ
ル６ｒ１域上に堆積させた高融点金属シリサイド膜３１
をエツチング阻ｌ膜として利用している。すなわち、第
１の多結晶シリコン！摸３２のゲート形成用パターニン
グ工程に対して、パターニング用のプラズマエツチング
によりシリコン基板２表面が損傷されるのを防１１．す
る。その後、このチャネル領域上の高融点金属シリサイ
ド膜３１は基板表面に損傷を与えないウェットエツチン
グｄ；によって除去される。通常、素子構造の微細化に
１′１′なって、チャネル領域を規定するこのエツチン
グ工程は微細加工精度に優れたドライエツチング法によ
り行なわれるのが望ましい。ところか、ドライエツチン
グではシリコン基板表面へのダメージを与えるという問
題が避けられない。一方、つエツトエツチングは微細棚
上も１１度の上で適応限界がある。したがって、本実施
例では基本的にチャネル形成用のエツチングとしてドラ
イエツチングを用い、基較表曲へのダメージ防止用とし
て高融点金属シリサイド膜３１を（り用している。そし
て、高融点金属シリサイド膜３１の除去用としてウェッ
トエツチングを用いている。したがって、ウェットエツ
チングの等り性の影響を抑制するために、高融点金属シ
リサイドＩｔｌ！！３１を薄く形成している。
このように、２段階のエツチング１程により形成された
シリコン基板２表面のチャネル領域はＱｌｈｌな結品性
を保持することにより、電気的特性の優れたＭＯＳ　　
ＦＥＴを？１することかできる。
なお、上記実施例においては、ソース・ドレイン領域形
成用の熱拡散処理工程を第１Ｅ図に示す工程において行
なわれる例について示したが、これに限定されることな
く、第１の多結晶シリコン層３１ａのパターニング工程
か終了した後であれば、適当な工程の間に実施しても購
わない。
次に、本発明の好ましい第２の実施例について第２八図
ないし第２Ｅ図を用いて説明する。本実施例は、上記第
１の実施例と同様にＭＯＳ　　ＦＥＴの構造およびその
製造方法に関するものである。
そして、第２八図ないし第２Ｂ図に示した製造上程は上
記の第１の実施例の第１八図ないし第１Ｂ図に示した製
造工程と同一であるので、これらは図示するに留めここ
での説明を省略する。
第２Ｂ図に示した製造工程か終了した段階では、内部配
線を構成する第１の多結晶シリコン膜３２ａが形成され
、さらにチャネル領域３４には高融点金属シリサイド膜
３１が露出している。
次に、第１の多結晶シリコン膜パターン３２ａの表面上
と、チャネル領域３４の高融点金属シリサ・ｒド膜３１
の表面上にＣＶＤ法を用いて第２のシリコン酸化膜３９
を形成する（第２Ｃ図）。
その後、この第２の酸化シリコン膜３９を反応性イオン
エツチングを用いて異方性エツチングする。これにより
、第１の多結晶シリコンパターン３２Ｂの端面に接する
領域にのみ第２のシリコン酸化膜３９が残余する。この
残余した第２のシリコン酸化膜をサイドウオールスペー
サ４０と称する（第２Ｄ図）。
その後、第１の実施例の第１Ｃ図ないし第１Ｆ図に示さ
れたものと同様の上程を行なうことにより、ＭＯＳ　　
ＦＥＴが製造される。
ここで、サイドウオールスペーサ４０の機能について説
明する。第２Ｅ図を参照して、まず、第１に、サイドウ
オールスペーサ４０は、ゲート７１ｈｉ　３６　ａとソ
ース・ドレイン領域５．６用の引出屯Ｈｐ　３２　ａと
の間の絶縁性を確１呆する。
さらに、第２に、サイドウオールスペーサ４０は引出電
極（第１の多結晶シリコン膜）３２ａと、高融点金属シ
リサイド膜３１とのチャネル領域３４側端面での端面位
置をサイドウオールスペーサ４０の厚み分だけずらして
構成する。このような不純物が導入された第１の多結晶
シリコン膜３２ａと高融点金属シリサイド膜３１とのオ
フセット構造を用いて熱拡散処理を行なうと、不純物は
、まず第１の多結晶シリコン膜３２Ｂから、１；ノ融点
金属シリサ１′ド膜゛３１中へ拡散し、その後、この高
融点金属シリサイド膜３１とシリコン基板２表面との接
触面を通してンリコン基板２中へ拡散される。このため
に、サイドウオールスペーサ４０の下部に位置する高融
点金属シリサイド膜３１の一部分から拡散される不純物
は、第１の多結晶シリコン膜３２ａに接する高励点金属
シリサイド膜３１の領域から拡散される不純物に対して
、拡散に要する時間が長くかかる。このために、同一の
熱拡散上程によっては不純物の拡散深さが深く高濃疫の
領域５．６と拡散深さか浅く低濃度の領域５１．６１と
か形成される。このような低濃度と高濃度の２層（１■
造からなるソース・ドレイン領域はいわゆるＬＤＤ　（
Ｌｉｇｈｔ　ｌｙ　　ＤｏｐｅｄＤｒａｉｎ）１■造と
呼ばれる。そして、ＬＤＤ措造はショートチャネル効果
を（ｆ効にｖＪｔ　Ｌ、微細構造のＭＯＳ　　ＦＥＴの
トランジスタ特性を向上させる。
なお、上記第１および第２の実施例では、高融点金属シ
リサイド膜を形成する金属膜としてチタン膜を用いた場
合について説明したか、これに限定されることなく、金
属膜として、たとえばタングステン、モリブデン、コバ
ルト、ニッケル、プラチナ、タンタル、ジルコニウム、
パラジウムなどの高融点金属を用いても構わない。また
、高融点金属シリサイド膜の代４）りに高融点金属膜を
用いてもよく、さらに両者の複合膜を用いてもｈＳ＞わ
ない。
さらに、上記第１および第２の実施例に示したように、
ソース・ドレイン領域の表面上に形成される電極用導電
層を構成する多結晶シリコン膜中に導入される不純物と
しては、たとえばヒ素、リン、ボロン、アンチモンなど
を用いてもよい。
さらに、上記実施例においては、本発明をＭＯＳ　　Ｆ
ＥＴに適用した例について説明したか、たどんば相補型
ＭＯ８半導体装置に適用しても全く同等の効果を得るこ
とかできる。また、バイポーラ型゛ＩＳ導体装置にも適
用することができる。
［発明の効果〕 以上のように、本発明によれば、シリコン基板中の不純
物領域上に高融点金属シリサイド膜と多結晶シリコン膜
との積層構造からなる電極用導電層を形成したことによ
り、素子構造の微細化と電極用配線の低抵抗化とを同時
に実現することができる。また、本発明による製造方法
を用いれば、高融点金属シリサイド膜を利用して第１の
多結晶シリコン膜のエツチング時に基板表面が受けるダ
メージを防止し、さらにシリコン基板中に熱拡散により
形成される不純物領域の接合深さを浅く形成することが
でき、これによりｌ′−７４体装置の電気的特性を改泌
することができる。
４、図面のｆｆ１ｔｒドな説明 第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図お
よび第１Ｆ図は、本発明の第１の実施例によるＭ　ＯＳ
　　Ｆ　Ｅ　Ｔの製造［程を順に示した製造１．程断面
図である。第２Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図、
第２Ｅ図は、本発明の第２の実施例によるＭＯＳ　　Ｆ
ＥＴの製造−「程を順に示した製造工程断面図である。
第３図は、従来のＭＯＳ　　ＦＥＴの断面構造を示す断
面構造図である。第４Ａ図、第４Ｂ図および第４Ｃ図は
、第３図に示したＭ　ＯＳ　　Ｆ　Ｅ　Ｔの主要な製造
工程を示す製造１′、程断面図である。
図において、１はＭ　ＯＳ　　Ｆ　Ｅ　Ｔ、２はシリコ
ン基板、３，３５はゲート酸化膜、４，３６ａはゲート
電極、５はソース領域、６はドレイン領域、７．８．３
２ａは７代極用導電層、３１は高融点金属シリサイド膜
を示している。
なお、図中、同一７１号は同一または）Ｉ＋当部分を示
す。
第１Ａ図

Claims (2)

    【特許請求の範囲】
  1. （１）一方の電極用導電層が他方の電極用導電層の上に
    乗上げた構造を有している半導体装置であって、 その内部に第１導電型の不純物領域と第２導電型の不純
    物領域とを含むシリコン基板と、 前記第１導電型の不純物領域の表面上に積層された第１
    電極用導電層と、 前記第２導電型の不純物領域の表面上に積層された第２
    電極用導電層と、 前記第１電極用導電層と前記第２電極用導電層との間に
    形成される絶縁膜とを備え、 前記第１電極用導電層は、少なくとも高融点金属を含む
    下部導電層と、この導電層の表面上に形成された多結晶
    シリコン層とを含み、 前記第２電極用導電層の一部は、前記第１電極用導電層
    の表面上に前記絶縁膜を介して乗上げた構造を有してい
    る、半導体装置。
  2. （２）半導体基板上に高融点金属を含む導電層と多結晶
    シリコン層との積層構造の電極用導電層を有する半導体
    装置の製造方法であって、前記半導体基板上に高融点金
    属を含む導電層を形成する工程と、 前記導電層上に不純物を含む第１の多結晶シリコン層を
    形成する工程と、 前記第１の多結晶シリコン層上に第１の絶縁膜を形成す
    る工程と、 前記第１の絶縁膜および前記第１の多結晶シリコン膜と
    を同時にエッチングし、前記導電層に達する所定の開口
    部を形成する工程と、 前記所定の開口部内に表面が露出した前記導電層をエッ
    チングし、前記所定の開口部内に前記半導体基板表面を
    露出させる工程と、 前記所定の開口部の底面と内側面と前記第１絶縁膜上に
    第２の絶縁膜を形成する工程と、 前記第２の絶縁膜上に第２の多結晶シリコン層を形成す
    る工程と、 前記第２の多結晶シリコン層を所定の形状にパターニン
    グする工程と、 熱処理によって前記第１の多結晶シリコン層中に含まれ
    る不純物を前記半導体基板中に拡散させる工程とを含む
    半導体装置の製造方法。
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