JPH0284765A - 半導体メモリ装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体メモリ装置およびその製造方法に係り
、詳しくは、ＭＩＳ型ダ型ダイナジックランダムアクセ
スメモリびその製造方法に関する。

（従来の技術） ＭＩＳ型ダ型ダイナジックランダムアクセスメモリ下単
にＤＲＡＭと称する）は、約３年でチップ当りの集積ビ
ット数が４倍に増大してきている。

ＤＲＡＭの高集積化は、テツ！面積の約５０％を占める
メモリセルの微細化が中−ポイントとなる。

１６キロビツト以上のＤＲＡＭでは、１つのセル（１ビ
ツト）が１個のキャパシタと１個のスイッチングトラン
ジスタから構成される最もシングルなＩＴｒ／１０！セ
ルが用いられてきており、セルを単純に縮小すると、キ
ャパシタの静電容量が減少し、アルファ粒子の入射によ
って記憶情報が反転するソフトエラー現象が顕著になっ
てしまう問題点があった。

そこで、セルを縮小しても大きな静電容量が確保できる
ような工夫が例えば沖電気研究開発１３１５３　［３）
　（昭６１−７　）ＰＰ７５〜８２に示されるように行
われており、これによれば、キヤ／＃シタをフィールド
酸化膜やトランジスタの上に積み上げるように立体的に
形成し、実効的に大きな静電容量を得ている。このよう
なセルは、一般にスタックキャパシタ屋セルと呼ばれて
いる。

このスタッ名キャノぐシタ屋セルの主要構造を、第４図
の断面図を用いて説明する。Ｐｆｆｉシリコン基板１上
に選択的に形成された分離用のフィールド酸化膜２によ
って囲まれたアクティブ領域にスイッチング用のトラン
スファゲートトランジスタが形成されている。このトラ
ンスファグートトランソスタはゲート酸化膜３、ゲート
電極４、一対のＮ−拡散層５、サイドウオール６および
一対のＮ＋拡散層７から構成されている。ここで、一対
のＮ＋拡散層７はＡｓ　（ヒ素）の高濃度ドーグにより
形成されている。そして、とのＮ手払散層７とＮ−拡散
層５とでＬＤＤ構造のソース・ドレインの拡散層が形成
される。また、ゲート電極４はワード線としても働き、
後述するビット線に対して直角方向に延びている。この
ようなトランスファゲ−トトランジスタやフィールド酸
化膜２上に積み上げるようＫして情報記憶用のキャパシ
タが形成されている。このキャノタシタは、不純物（リ
ン）を高濃度に含んだポリシリーンによって形成された
下部電極８、誘電体薄膜９および上部電極１ｏから形成
されており、下部電極８はコンタクトホール１１を通し
てトランスファゲートトランジスタのソース・ドレイン
の一方の拡散層に、　Ｎ手払散層７部分で接続されてい
る。上部電極１０は固定電位（１／２　ｖｅｅ　）に接
続されている。一方、トランスファｙ−トトランジスタ
のソース・ドレインの他方の拡散層のＮ手払散層７部分
には、コンタクトホール１２を通してビット線１３が接
続されている。

そして、このビット線１３や前記ゲート電極４およびキ
ヤ／母シタなとは眉間絶縁膜１４．１５により相互に絶
縁されており、層間絶縁膜１４，１５には前記コンタク
トホール１１．１２が形成されている。また、全表面に
はパッジページ曹ン膜１６が形成されている。

（発明が解決しようとする課題） しかしながら、上記のような従来の構成では、キャノ譬
シタの下部電極８とトランスファゲートトランゾスタの
ソース・ドレインの一方の拡散層との接続において、次
のような問題点があった。

■　キャパシタの下部電極８がＮ手払散層７に接続され
ているが、高濃度にＡａをドーグしたＮ＋拡散層７中で
はＰ　ＣＩＪン）の増速拡散が起るため、下部電極８を
形成するポリシリコン中のリンが基板ｌに拡散し、深い
接合（第４図における符号１７０部分）を形成してしま
う。

このため、基板１中に入射したアルファ粒子によって発
生するキャリアの収集効率が高まり、メモリ情報を破壊
するンフトエラーの発生率が大きくなる。

■　高濃度に不純物を注入したＮ手払散層７表面は低温
でも酸化されやすく、キヤパシタの下部電極８と良好な
オーミックコンタクトが得られない。

この発明は、以上述べたキャノ々シタの下部電極とトラ
ンスフｙｌ’　−’ｐトランジスタの拡散層との接続に
おける問題点を除去することを目的とする。

ＣＳ題を解決するための手段） この発明では、キヤ・ぐシタの下部電極が接続されるト
ランスファゲートトランジスタの一方の拡散層を低濃度
Ｎ型拡散層のみで形成する。

また、第３のこの発明では、キャパシタを形成する際、
該中ヤノダシタの下部電極をノンドーグシリコン層で形
成し、その上に誘電体薄膜を形成し、その誘電体薄膜を
通して導電性付与の丸めのヒ素のイオン注入を下部電極
ポリシリコン層に対して“行う。

（作用） 上記のようにキヤパシタの下部電極が接続されるトラン
ス７アグートト２ンノスタの一方の拡散層を低濃度Ｎ型
拡散層のみで形成すれば、例えキヤ／々シタの下部電極
を形成するポリシリコン層に含まれる不純物がリンであ
っても、該不純物が基板に深く拡散することはなくなり
、深い接合は形成されない。しかも、第３のこの発明の
ように不純物にヒ素を用いれば、ヒ素の拡散係数が小さ
いので、基板に深く拡散されることが一層確実になくな
る。また、前記低濃度Ｎａ拡散層によれば、表面に酸化
膜が形成されにくい。さらに第３のこの発明のように、
下部電極ポリシリコン層への不純物ドーピングを、誘電
体薄膜形成後に行うようにすると、該誘電体薄膜形成時
にポリシリコン層表面に形成される自然酸化膜が薄くな
る。

（実施例） 以下この発明の実施例を図面金参照して説明する・ 第１図はこの発明の半導体メそり装置の一実施例を示す
断面図である。この図において、２１はＰ型シリコン基
板で、この基板２１上に選択的に形成された分離用のフ
ィールド酸化膜２２で囲まれたアクティブ領域にＭＩＳ
型のトランスファゲートトランジスタが形成されている
。このトランスファゲートトランソスタは、基板２１表
面に形成されたゲート酸化膜２３と１．その上に形成さ
れたｒ−計電極２４、該ゲート電極２４両側の基板２１
内に形成されたＮ−拡散層２５、前記ゲート電極２４０
両側面に形成されたサイドウオール２６、前記ゲート電
極２４片側の基板２１内にのみ形成されたＮ手払散層２
７とで構成されている。とのＮ＋拡散層２７が形成され
た側では、Ｎ″″拡、散層２５とでＬＤＤ構造にトラン
スファゲートトランジスタの拡散層が形成されるととく
なる。反対側は、Ｎ−拡散層２５のみでトランス７アグ
ートト２ンノスタの拡散層が形成される。なお、ｆ−計
電極２４はワード線としても働き、後述するピット線に
対して直角方向に延びている。このようなトランスファ
ゲートトランゾスタやフィールド酸化膜２２上に積み上
げるようにして更に情報記憶用のキャノダシタが形成さ
れている。このキャノ々シタは、不純物を含んだ４リシ
リコンによって形成された下部電極２８、その上に形成
された誘電体薄膜２９、その上に形成された上部電極３
０から構成されており、下部電極２８は、コンタクトホ
ール３１を通して、Ｎ手払散層２７が形成されていない
側の前記トランジスタのＮ−拡散層２５に接続されてい
る。

一方、これと反対側に位置するトランスファｒ　−トラ
ンジスタのＮ２拡散層２７には、コンタクトホール３２
を通してビット線３３が接続されている。そして、この
ビット線３３や前記ゲート電極２４および午ヤ・９シタ
などは層間絶縁膜３４，３５により相互に絶縁されてお
り、層間絶縁膜３４゜３５には前記コンタクトホール３
１，３２が形成されている。また、全表面はパッジペー
ジ曹ン膜３６で覆われている。

このような半導体メモリ装置は、第２図囚〜（６）に示
すこの発明の製造方法の第１の実施例により製造される
。その製造方法を次に説明する。

まず、Ｐ塁シリコン基板２１０表面部に選択酸化法など
によりフィールド酸化膜２２を選択的に形成する。次に
、そのフィールド酸化膜２２で囲まれたアクティブ領域
の基板２１表面にゲート酸化膜２３を膜厚２５ｎｍ程度
に形成する。そして、とのゲート酸化膜２３上にゲート
電極２４を形成する（第２図（４））。このゲート電極
２４は、ポリシリコンを基板２１上にＬＰＣＶＤ（減圧
化学的気相成長）法により膜厚３００ｎｍ程度に堆積さ
せた後、該ポリシリコンに導電性を与えるためにリンを
高濃度にドーグし、その後リンドーグのポリシリコンを
通常のホトリソグラフィおよびドライエツチング技術で
／臂ターニングすることにより形成される。

次に、ゲート電極２４およびフィールド酸化膜２２をマ
スクにしてＩ　Ｘ　１０ＬＳ〜５　Ｘ　１０１１０１３
ｅ”のドーズ量でリンのイオン注入を基板２１に対して
行うことにより、ゲート電極２４両側の基板２１内にＮ
−拡散層２５を形成する。その後、全面にＣＶＤ法によ
り酸化膜（ＳｉＯ！膜）を堆積させ、その酸化膜を異方
性のＲＩＥ（リアクティブイオンエツチング）で全面エ
ツチングすることにより、ゲート電極２４０両側面にサ
イドウオール２６を形成する。

（第２図（１１） 続いて、ゲート電極２４片側の基板２１表面上をレゾス
トパターン４１で覆う。そして、そのレゾストパターン
４１とゲート電極２４およびサイドウオール２６をマス
クとして基板２１に対するヒ素のイオン注入をドーズ量
５　Ｘ　１０１ＩＩｅ＋−”で行うことに！　リ、前記
レゾストパターン４１で覆った側と反対側の基板２１内
にのみＮ＋拡散層２７を形成する（第２図（ｃ））。こ
こで、周辺回路にＣＭＯＳ（相補型金属酸化膜半導体）
を用いている場合、Ｎチャネルトランソスタ用のＮ＋拡
散層とＰテヤネルトランソスタ用のＰ手払散層を別々に
形成するためシソスト／９ターニングを行っているので
、周辺回路のＮチャネルトランジスタ用Ｎ＋拡散層形成
のためのレゾストパターンダと前記片側にのみＮ＋拡散
層２７を形成するためのしシスト／々ターニングを同一
ホトマスクで行えば、工程が増大することはない。

次に、レゾストパターン４１を除去し、さらにｆ−ト酸
化膜２３の不要部を除去した上で、拡散層２５．２７上
およびゲート電極２４上を含む全表面に眉間絶縁膜３４
となる酸化膜をＣＶＤ法により堆積させる。そして、そ
の眉間絶縁膜３４には、Ｎ−拡散層２５しか形成されて
いない側において該ｙ拡散層２５に貫通するようにコン
タクトホール３１を形成する。〔第２図（ト）〕その後
、前記コンタクトホール３１を通して底部のＮ−拡散層
２５に接続されるようにキャパシタの下部電極２８を層
間絶縁膜３４上に形成する（第２図＠）。この下部電極
２８ｆｉ、ポリシリコン層をＬＰＣＶＤ法により膜厚２
００ｎｍ程度に全面に堆積させた後、該ポリシリコン層
に導電性を与えるためリンを１×１０２０〜３　Ｘ　１
０”３−”の濃度でドーグし、その後リンドーグのポリ
シリコン層を通常のホトリソグラフィおよびドライエツ
チングでノ々ターニングすることにより形成される。そ
の際、ポリシリコン層が基板２１に接続される部分はＮ
−拡散層２５であり、したがってポリシリコン層からの
基板２１へのリンの増速拡散や、基板２１表面の低温酸
化が抑えられる。

その後、下部電極２８上を含む全面にキャノクシタの誘
電体薄膜となる窒化シリコン膜４２をモノシラン（Ｓｉ
Ｈ，）とアンモニア（Ｎ′Ｈ４）ガスを用いたＬＰＣＶ
Ｄ法により膜厚１０ｎｍに堆積させる。しかる後、窒化
シリコン膜４２のリーク電流を減少させる目的で９００
〜９５０℃のウェット酸素雰囲気でアニールを行い、窒
化シリコン膜４２の表面に２ｎｍ程度の酸化膜（図示せ
ず）を形成する。その後、その酸化膜を表面に有する窒
化シリコン膜４２上にキヤ・矛シタの上部電極を形成す
るためのポリシリコン層４３を形成する。そして、この
ポリシリコン層４３に不純物をドーグした後、該ポリシ
リコン層４３と窒化シリコン膜４２（表面に酸化膜を有
する）をノ々ターニングすることＫより、下部電極３８
上から眉間絶縁膜３４上に延在するようにキャパシタの
上部電極３０と誘電体薄膜２９を形成する。（第２図■
） その後、全面に第２の層間絶縁膜３５としてＢＰＳＧ（
ポロンホスフォシリケートガラス）膜を堆積させる。そ
して、その第２の層間絶縁膜３５と前記層間絶縁膜３４
にＮ＋拡散層２７に貫通するようにコンタクトホール３
２を開け、そのコンタクトホール３２を通してＮ＋拡散
層２７に接続されるようにビット線３３をＡ／−８ｔ合
金で形成する。

（第２図（２）） 最後に、表面に・９ツシペーシ曹ン膜を形成する。

第３図（４）〜■はこの発明の製造方法の第２の実施例
で、この製造方法によっても第１図の半導体メモリ装置
を製造できる。

この第２の実施例は、キャパシタの下部電極２８の形成
法が第２図の第１の実施例と異々る。説明の重複を避け
るため、その相違部分のみを説明することにすると、こ
の第２の実施例では、第３図側に示すように層間絶縁膜
３４にコンタクトホール３１を開は念後、第３図■に示
すようにノンドープポリシリコン層を用いてキャパシタ
の下部電極２８を形成する。続いて、同図に示すように
、下部電極２８の表面を含む全面にキャパシタの誘電体
薄膜としての窒化シリコン膜４２をＬＰＣＶＤ法で１０
ｎｍ厚に形成する。そして、この窒化シリコン膜４２を
形成した後、この窒化シリコン膜４２を通してドーズ量
１ｘ１０１６ｃＩＲ″″２程度でヒ素のイオン注入を第
３図側に示すように下部電極（ノンドープポリシリコン
層）２８に対して行い、導電性を与える。

その後は、第２図の第１の実施例と同様に、窒化シリコ
ン膜４２表面の酸化膜形成工程以降の工程を実施する。

なお、第３図の第２の実施例では、第２図の第１の実施
例と同一部分に同一符号を付してあり、それにより同一
部分の説明は省略する。

（発明の効果） 以上詳細に説明し九ように、この発明によれば、キャパ
シタの下部電極が接続されるトランスファゲートトラン
ジスタの一方の拡散層を低濃度Ｎ型拡散層のみで形成し
たので、例え午ヤ／臂シタの下部電極を形成する。ｆｌ
リシリーン層に含まれる不純物がリンであっても、該不
純物が基板に深く拡散されるようなことがなくなり、深
い接合が形成されず、したがって、ソフトエラーの発生
率を飛躍的に低減することができる。しかも、ポリシリ
コン層に含まれる不純物としてヒ素を用いれば、ヒ素の
拡散係数が小さいので、基板に深く拡散されることか一
層確実になくなり、よりソフトエラーの発生率を低減す
ることができる。また、前記低濃度Ｎ盟拡散層によれば
１表面に酸化膜が形成されにくいので、キャパシタの下
部電極との間に良好なコンタクトを得ることができる。

さらに、中ヤ・臂シタの下部電極を形成するポリシリコ
ン層に、キヤ／々シタの誘電体薄膜形成後、導電性を与
えるための不純物ドーピングを行うようにすれば、前記
誘電体薄膜形成時にホリシリコン層表面に形成される自
然酸化膜が薄くなるので、キヤパシタの静電容量のパッ
ツ牟を抑えられる。

【図面の簡単な説明】

第１図はこの発明の半導体メモリ装置の一実施例を示す
構造断面図、第２図はこの発明の半導体メモリ装置の製
造方法の第１の実施例を示す工程断面図、第３図はこの
発明の製造方法の第２の実施例を示す工程断面図、第４
図は従来のスタック中ヤパシタ型セルの構造断面図であ
る。 ２１・・・Ｐ型シリコン基板、２２−・フィールド酸化
膜、２３・・・ゲート酸化膜、２４・・・ゲート電極、
２５・・・Ｎ−拡散層、２６・・・サイドウオール、２
７−・Ｎ＋拡散層、２８・・・下部電極、２９−・誘電
体薄膜、３０・・・上部電極、３１・・・コンタクトホ
ール、３４・−層間絶縁膜。 〜 〜 本分ｇ静槍邑鮪υ目 第１ＩＩ 蒋ｐ月の第１ｏ製■【ジ「ｊ云のメジ乞」鱈ｄわがＤ第
２図 本つ６ｇ月のオＬＡシみ逢γヌたカエネＥパ寸歴」第３
図 イだ一掬（σ）λシーｉ′遮貌７断面１１ｆｆ）第４図

Claims (3)

【特許請求の範囲】
1. （１）Ｐ型半導体基板にＭＩＳ型トランスファゲ−トト
   ランジスタを形成し、かつこのトランジスタ上に積み上
   げてキヤパシタを形成した半導体メモリ装置において、 トランスファゲートトランジスタは、ゲート絶縁膜とゲ
   ート電極、および該ゲート電極の両側の基板内に形成さ
   れた低濃度Ｎ型拡散層およびゲート電極の片側にて基板
   内に設けられた高濃度Ｎ型拡散層からなり、キャパシタ
   は、前記高濃度Ｎ型拡散層が形成されていない側の前記
   低濃度Ｎ型拡散層に接続された下部電極と、その上の誘
   電体薄膜、およびその上の上部電極からなることを特徴
   とする半導体メモリ装置。
2. （２）（ａ）Ｐ型半導体基板上にゲート絶縁膜を形成し
   、その上にｒゲート電極を形成する工程と、 （ｂ）そのゲート電極をマスクとしてゲート電極両側の
   基板内に低濃度Ｎ型拡散層を形成する工程と、 （ｃ）その後、ゲート電極の側面にサイドウォールを形
   成し、さらにゲート電極の片側表面上をマスクで覆った
   状態で反対側の基板内にのみ高濃度Ｎ型拡散層を形成す
   る工程と、 （ｄ）その後、マスクを除去した上で全表面に絶縁膜を
   形成し、この絶縁膜には、高濃度Ｎ型拡散層が形成され
   ていない側の低濃度Ｎ型拡散層上でコンタクトホールを
   開ける工程と、 （ｅ）そのコンタクトホールを通して底部の前記低濃度
   Ｎ型拡散層に接続されるようにキャパシタの下部電極を
   前記絶縁膜上に形成する工程と、（ｆ）その下部電極上
   に誘電体薄膜を形成し、さらにその上にキャパシタの上
   部電極を形成する工程とを具備してなる半導体メモリ装
   置の製造方法。
3. （３）（ａ）Ｐ型半導体基板上にゲート絶縁膜を形成し
   、その上にゲート電極を形成する工程と、 （ｂ）そのゲート電極をマスクとしてゲート電極両側の
   基板内に低濃度Ｎ型拡散層を形成する工程と、 （ｃ）その後、ゲート電極の側面にサイドウォールを形
   成し、さらにゲート電極の片側表面上をマスクで覆った
   状態で反対側の基板内にのみ高濃度Ｎ型拡散層を形成す
   る工程と、 （ｄ）その後、マスクを除去した上で全表面に絶縁膜を
   形成し、この絶縁膜には、高濃度Ｎ型拡散層が形成され
   ていない側の低濃度Ｎ型拡散層上でコンタクトホールを
   開ける工程と、 （ｅ）そのコンタクトホールを通して底部の前記低濃度
   Ｎ型拡散層に接続されるようにキャパシタの下部電極を
   ノンドープポリシリコン層で前記絶縁膜上に形成する工
   程と、 （ｆ）その下部電極ノンドープポリシリコン層上に誘電
   体薄膜を形成する工程と、 （ｇ）その誘電体薄膜を通して下部電極ノンドープポリ
   シリコン層に対して導電性付与のためのヒ素のイオン注
   入を行う工程と、 （ｈ）その後、誘電体薄膜上にキャパシタの上部電極を
   形成する工程とを具備してなる半導体メモリ装置の製造
   方法。