JPH028501B2 - - Google Patents
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- Publication number
- JPH028501B2 JPH028501B2 JP5399384A JP5399384A JPH028501B2 JP H028501 B2 JPH028501 B2 JP H028501B2 JP 5399384 A JP5399384 A JP 5399384A JP 5399384 A JP5399384 A JP 5399384A JP H028501 B2 JPH028501 B2 JP H028501B2
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- Prior art keywords
- data
- output
- interpolation
- output data
- converter
- Prior art date
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- Expired
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野の説明〕
本発明はテレビジヨンカメラにおける画像の歪
み若しくは画像の不均一性を補正するデータ間補
間方式に関するものである。
み若しくは画像の不均一性を補正するデータ間補
間方式に関するものである。
従来この種のデータ補間は第１図に示す様にデ
ジタルメモリー１よりのデジタルデータ２を２つ
のＤ／Ａ変換器５，６に入力し、一方のＤ／Ａ変
換器５の基準電圧として一定のDC電圧を、他方
のＤ／Ａ変換器６には補間信号発生回路８より階
段波等の補間の特性を決める補間信号７を入力す
る事により、他方のＤ／Ａ変換器６の出力補間の
特性に従つて増加する信号を得る。この際、アド
レスデコーダ３のアドレス信号４に基いてデジタ
ルメモリー１のアドレスを変える事により現在の
出力データToとTo+1を連続して読み出し、アド
レスコントロール信号１０でコントロールされる
デマルチプレクサ９によりこれらの信号を分割し
てこれらをそれぞれサンプルホールドアンプ１１
に保持し、これらのデータを使つて減算アンプ１
２、加算アンプ１３によりそれぞれ減算、加算の
演算を行ない、２つのデータの間を補間した補間
波形出力１４を得ていた。
ジタルメモリー１よりのデジタルデータ２を２つ
のＤ／Ａ変換器５，６に入力し、一方のＤ／Ａ変
換器５の基準電圧として一定のDC電圧を、他方
のＤ／Ａ変換器６には補間信号発生回路８より階
段波等の補間の特性を決める補間信号７を入力す
る事により、他方のＤ／Ａ変換器６の出力補間の
特性に従つて増加する信号を得る。この際、アド
レスデコーダ３のアドレス信号４に基いてデジタ
ルメモリー１のアドレスを変える事により現在の
出力データToとTo+1を連続して読み出し、アド
レスコントロール信号１０でコントロールされる
デマルチプレクサ９によりこれらの信号を分割し
てこれらをそれぞれサンプルホールドアンプ１１
に保持し、これらのデータを使つて減算アンプ１
２、加算アンプ１３によりそれぞれ減算、加算の
演算を行ない、２つのデータの間を補間した補間
波形出力１４を得ていた。
第２図は第１図のブロツク図に対応する各部の
波形を示している。第２図ａはＤ／Ａ変換器５の
出力をサンプルホールドした出力toを示し、ｂ，
ｃはＤ／Ａ変換器６の出力をデマルチプレクスし
サンプルホールドした出力 α×to／β、α×to+1／βを示す。ここで、 αは各データの段数を、βはデータ間の補間段
数の総和を示す。またｄはｂの出力からｃの出力
を差し引いた出力を、ｅはａの出力からｄの出力
を差し引いた出力をそれぞれ示している。しか
し、本方式では回路系の直線性の差、及びDCオ
フセツトの安定度等により最終的な合成波形がデ
ータの変化点で段差を生じ、補正波形のカーブに
完全に一致しない事があつた。このことは直線的
に補間を行なうばかりでなく、非直線的な補間に
おいても同様である。
波形を示している。第２図ａはＤ／Ａ変換器５の
出力をサンプルホールドした出力toを示し、ｂ，
ｃはＤ／Ａ変換器６の出力をデマルチプレクスし
サンプルホールドした出力 α×to／β、α×to+1／βを示す。ここで、 αは各データの段数を、βはデータ間の補間段
数の総和を示す。またｄはｂの出力からｃの出力
を差し引いた出力を、ｅはａの出力からｄの出力
を差し引いた出力をそれぞれ示している。しか
し、本方式では回路系の直線性の差、及びDCオ
フセツトの安定度等により最終的な合成波形がデ
ータの変化点で段差を生じ、補正波形のカーブに
完全に一致しない事があつた。このことは直線的
に補間を行なうばかりでなく、非直線的な補間に
おいても同様である。
本発明は直接続した抵抗回路を用い、該回路を
通して信号を出力させることにより、２つのデー
タ間を補間し、補正波形のカーブに完全に一致し
た補間を行う方式を提供するものである。
通して信号を出力させることにより、２つのデー
タ間を補間し、補正波形のカーブに完全に一致し
た補間を行う方式を提供するものである。
前記目的を達成するため、本発明に係るデータ
補間方式においては、連続しデジタルデータとし
ての出力データToとTo+1とを記憶するデジタル
メモリーと、 該デジタルメモリーより出力データToとTo+1
とを順次読み出させるアドレスデコーダと、 前記デジタルメモリーより読み出された出力デ
ータToとTo+1をアナログデータに変換するＤ／
Ａ変換器と、 前記Ｄ／Ａ変換器よりの出力データを出力デー
タToとTo+1とにそれぞれ分離するデマルチプレ
クサと、 前記デマルチプレクサによりそれぞれ分離され
た出力データToとTo+1とをそれぞれ別に保持す
る２個のサンプルホールド回路と、 抵抗を直列に補間段数分接続して構成され、前
記２個のサンプルホールド回路間に接続された抵
抗回路とを有し、 前記２個のサンプルホールド回路に保持された
２つのデータを前記抵抗回路の両端に入力し、各
抵抗の接続点の信号をスイツチ操作により順次選
択して出力することにより２つのデータ間を補間
するものである。
補間方式においては、連続しデジタルデータとし
ての出力データToとTo+1とを記憶するデジタル
メモリーと、 該デジタルメモリーより出力データToとTo+1
とを順次読み出させるアドレスデコーダと、 前記デジタルメモリーより読み出された出力デ
ータToとTo+1をアナログデータに変換するＤ／
Ａ変換器と、 前記Ｄ／Ａ変換器よりの出力データを出力デー
タToとTo+1とにそれぞれ分離するデマルチプレ
クサと、 前記デマルチプレクサによりそれぞれ分離され
た出力データToとTo+1とをそれぞれ別に保持す
る２個のサンプルホールド回路と、 抵抗を直列に補間段数分接続して構成され、前
記２個のサンプルホールド回路間に接続された抵
抗回路とを有し、 前記２個のサンプルホールド回路に保持された
２つのデータを前記抵抗回路の両端に入力し、各
抵抗の接続点の信号をスイツチ操作により順次選
択して出力することにより２つのデータ間を補間
するものである。
次に本発明の実施例を図面を参照し詳細に説明
する。第３図において、第１図と同一構成につい
ては同一符号を付して説明する。第３図は直線的
な補間を行う方式のものに本発明を適用した例を
示すもので、第３図において、デジタルメモリー
１には、時間の関数としてアナログ的にみて第４
図ｂの様なデジタルデータが記憶されており、ア
ドレスデコーダー３からの時間ｔとｔ＋１とに交
互に切り換えられたアドレス信号４によりデジタ
ルデータ２として読み出される。このデジタルデ
ータ２はＤ／Ａ変換器５により第４図ａの様なア
ナログデータに変換され、デマルチプレクサ９に
より時間ｔのデータとｔ＋１のデータとに分離さ
れ、サンプルホールドアンプ１５及びサンプルホ
ールドアンプ１７に保持される。第４図ｂが時間
ｔのデータ、ｃが時間ｔ＋１のデータを示す。こ
の２つのデータは抵抗回路１６の両端に加えられ
る。抵抗回路１６は同一抵抗値の抵抗を直列にｎ
個（補間段数分）接続することにより構成されて
おり、各抵抗のｎ個の接続点にｎ個のスイツチS1
〜Soを設けるとともに、スイツチS1からスイツチ
Soの順にON／OFFするスイツチコントロール回
路SCが設けてある。スイツチS1〜スイツチSoか
らなるスイツチ回路１８はクロツク１９によりカ
ウントアツプ又はダウンを繰り返すｍビツトのカ
ウンター２１の出力により第４図ｅに示すように
スイツチS1からスイツチSoの順にONしてゆき、
各接続点の信号を順次選択的に出力することによ
り、２つのデータの間を補間カーブに従い補間
し、スイツチ回路１８から第４図ｄに示すような
補間波形出力１４を得る。最後のスイツチSoが
ONした後、サンプルホールドアンプ１５及びサ
ンプルホールドアンプ１７の内容はそれぞれto、
to+1の内容からto+1、to+2の内容に切り替わると同
時に最初のスイツチS1がONとなり、再び前と同
様の順序でデータを切り替えて補間を行なう。
する。第３図において、第１図と同一構成につい
ては同一符号を付して説明する。第３図は直線的
な補間を行う方式のものに本発明を適用した例を
示すもので、第３図において、デジタルメモリー
１には、時間の関数としてアナログ的にみて第４
図ｂの様なデジタルデータが記憶されており、ア
ドレスデコーダー３からの時間ｔとｔ＋１とに交
互に切り換えられたアドレス信号４によりデジタ
ルデータ２として読み出される。このデジタルデ
ータ２はＤ／Ａ変換器５により第４図ａの様なア
ナログデータに変換され、デマルチプレクサ９に
より時間ｔのデータとｔ＋１のデータとに分離さ
れ、サンプルホールドアンプ１５及びサンプルホ
ールドアンプ１７に保持される。第４図ｂが時間
ｔのデータ、ｃが時間ｔ＋１のデータを示す。こ
の２つのデータは抵抗回路１６の両端に加えられ
る。抵抗回路１６は同一抵抗値の抵抗を直列にｎ
個（補間段数分）接続することにより構成されて
おり、各抵抗のｎ個の接続点にｎ個のスイツチS1
〜Soを設けるとともに、スイツチS1からスイツチ
Soの順にON／OFFするスイツチコントロール回
路SCが設けてある。スイツチS1〜スイツチSoか
らなるスイツチ回路１８はクロツク１９によりカ
ウントアツプ又はダウンを繰り返すｍビツトのカ
ウンター２１の出力により第４図ｅに示すように
スイツチS1からスイツチSoの順にONしてゆき、
各接続点の信号を順次選択的に出力することによ
り、２つのデータの間を補間カーブに従い補間
し、スイツチ回路１８から第４図ｄに示すような
補間波形出力１４を得る。最後のスイツチSoが
ONした後、サンプルホールドアンプ１５及びサ
ンプルホールドアンプ１７の内容はそれぞれto、
to+1の内容からto+1、to+2の内容に切り替わると同
時に最初のスイツチS1がONとなり、再び前と同
様の順序でデータを切り替えて補間を行なう。
第５図は第３図のスイツチ回路１８におけるス
イツチの操作順を変更した場合の実施例の波形図
である。第２の実施例では第５図ｅに示すように
スイツチ回路１８のスイツチS1からONしてゆき
最後のスイツチSoがONした後、サンプルホール
ドアンプ１５のデータのみをtoからto+2に変換し、
次にスイツチSoからスイツチS1側にONしてゆく
事によりto+1からtt+2のデータへの補間が行なわ
れ、第５図ｆに示すような補間波形出力１４を得
る。この場合のカウンター２１の制御はup／
downコントロール端子２０により行なわれる。
第５図ｂ，ｃ，ｄはそれぞれデマルチプレクサ９
の出力、サンプルホールドアンプ１５の出力、サ
ンプルホールドアンプ１７の出力を示す。ａは補
間前のデータ出力を示す。後者の方式ではデータ
の切り替わりが、スイツチS1又はSoがONの時に
それぞれサンプルホールドアンプ１７、サンプル
ホールドアンプ１５のデータが入れ替えられるた
め、データの連続性が完全に保持される。
イツチの操作順を変更した場合の実施例の波形図
である。第２の実施例では第５図ｅに示すように
スイツチ回路１８のスイツチS1からONしてゆき
最後のスイツチSoがONした後、サンプルホール
ドアンプ１５のデータのみをtoからto+2に変換し、
次にスイツチSoからスイツチS1側にONしてゆく
事によりto+1からtt+2のデータへの補間が行なわ
れ、第５図ｆに示すような補間波形出力１４を得
る。この場合のカウンター２１の制御はup／
downコントロール端子２０により行なわれる。
第５図ｂ，ｃ，ｄはそれぞれデマルチプレクサ９
の出力、サンプルホールドアンプ１５の出力、サ
ンプルホールドアンプ１７の出力を示す。ａは補
間前のデータ出力を示す。後者の方式ではデータ
の切り替わりが、スイツチS1又はSoがONの時に
それぞれサンプルホールドアンプ１７、サンプル
ホールドアンプ１５のデータが入れ替えられるた
め、データの連続性が完全に保持される。
これまで説明した実施例では直線的な補間につ
いて説明しているが、非直線的な補間でも同様で
ある。この場合には抵抗値の異なる抵抗を直列接
続して抵抗回路を構成する。
いて説明しているが、非直線的な補間でも同様で
ある。この場合には抵抗値の異なる抵抗を直列接
続して抵抗回路を構成する。
本発明は以上説明した様に直列接続した抵抗回
路とスイツチ回路とを使用して補間するため、回
路系の直線性の差、DCオフセツトの安定度によ
り最終的な合成波形がデータの変化点で段差を生
じることがなく、補正波形のカーブに完全に一致
させることができる効果を有するものである。
路とスイツチ回路とを使用して補間するため、回
路系の直線性の差、DCオフセツトの安定度によ
り最終的な合成波形がデータの変化点で段差を生
じることがなく、補正波形のカーブに完全に一致
させることができる効果を有するものである。
第１図は従来のデータ補間方式のブロツク図、
第２図は従来回路における各部の信号波形図、第
３図本発明の実施例を示すブロツク図、第４図は
第３図における各部の信号波形図、第５図は本発
明の第２の実施例を示す信号波形図である。 図において、１……デジタルメモリー、２……
デジタルデータ、３……アドレスデコーダー、４
……アドレス信号、５……Ｄ／Ａ変換器、６……
Ｄ／Ａ変換器、７……補間信号、８……補間信号
発生回路、９……デマルチプレクサ、１０…アド
レスコントロール信号、１１……サンプルホール
ドアンプ、１２……減算アンプ、１３……加算ア
ンプ、１４……補間波形出力、１５……サンプル
ホールドアンプ、１６……抵抗回路、１７……サ
ンプルホールドアンプ、１８……スイツチ回路、
１９……クロツク、２０……up／downコントロ
ール信号、２１……カウンターをそれぞれ示す。
第２図は従来回路における各部の信号波形図、第
３図本発明の実施例を示すブロツク図、第４図は
第３図における各部の信号波形図、第５図は本発
明の第２の実施例を示す信号波形図である。 図において、１……デジタルメモリー、２……
デジタルデータ、３……アドレスデコーダー、４
……アドレス信号、５……Ｄ／Ａ変換器、６……
Ｄ／Ａ変換器、７……補間信号、８……補間信号
発生回路、９……デマルチプレクサ、１０…アド
レスコントロール信号、１１……サンプルホール
ドアンプ、１２……減算アンプ、１３……加算ア
ンプ、１４……補間波形出力、１５……サンプル
ホールドアンプ、１６……抵抗回路、１７……サ
ンプルホールドアンプ、１８……スイツチ回路、
１９……クロツク、２０……up／downコントロ
ール信号、２１……カウンターをそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ 連続したデジタルデータとしての出力データ
ToとTo+1とを記憶するデジタルメモリーと、 該デジタルメモリーより出力データToとTo+1
とを順次読み出させるアドレスデコーダと、 前記デジタルメモリーより読み出された出力デ
ータToとTo+1をアナログデータに変換するＤ／
Ａ変換器と、 前記Ｄ／Ａ変換器よりの出力データを出力デー
タToとTo+1とにそれぞれ分離するデマルチプレ
クサと、 前記デマルチプレクサによりそれぞれ分離され
た出力データToとTo+1とをそれぞれ別個に保持
する２個のサンプルホールド回路と、 抵抗を直列に補間段数分接続して構成され、前
記２個のサンプルホールド回路間に接続された抵
抗回路とを有し、 前記２個のサンプルホールド回路に保持された
２つのデータを前記抵抗回路の両端に入力し、各
抵抗の接続点の信号をスイツチ操作により順次選
択して出力することにより２つのデータ間を補間
することを特徴とするデータ補間方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5399384A JPS60197031A (ja) | 1984-03-21 | 1984-03-21 | デ−タ補間方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5399384A JPS60197031A (ja) | 1984-03-21 | 1984-03-21 | デ−タ補間方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60197031A JPS60197031A (ja) | 1985-10-05 |
| JPH028501B2 true JPH028501B2 (ja) | 1990-02-26 |
Family
ID=12958133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5399384A Granted JPS60197031A (ja) | 1984-03-21 | 1984-03-21 | デ−タ補間方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60197031A (ja) |
-
1984
- 1984-03-21 JP JP5399384A patent/JPS60197031A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60197031A (ja) | 1985-10-05 |
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