JPH0285944A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は戸−夕処理装置に関する。

〔従来の技術〕

高処理能力を実現する大型中央処理装置においては、論
理アドレスを主記憶装置の実アドレスに変換するアドレ
ス変換ユニットと主記憶装置内の一部情報を格納してい
るバッファユニットとを備えている。

〔発明が解決しようとする課題〕

しかし、従来、中央処理装置の制御のノンイブライン化
が進むにつれ、命令とオペランドデータとの読出し要求
がアドレス変換ユニットとバッファユニットとにおいて
競合をおこし中央処理装置の達成できるデータ処理装置
を提供することにある。

〔課題を解決するための手段〕

本発明の装置は、命令およびデータを記憶する記憶手段
と、 この記憶手段の記憶内容を読み出す複数の読出し手段と
、 前記記憶手段に記憶された命令の一部の写しを格納する
命令格納手段と、 この命令格納子１段の格納容量と同一の格納容量を有し
前記記憶手段に記憶されたデータの一部の写しを格納す
るデータ格納手段と、 前記複数の読出し手段のうちの１つの読出し手段から与
えられる命令の論理アドレスがセグメント／ベージ境界
を越えるか否かを検出し越えなければ該論理アドレスの
少なくとも一部を前記命令格納手段に直接与える命令論
理アドレス検出手段と、 この命令論理アドレス検出手段で前記論理アドレスがセ
グメント／ベージ境界を越えると検出したとき前記論理
アドレスを前記記憶手段の実アドレスに変換し変換結果
を前記命令格納手段に与えるアドレス変換手段と、 前記複数の読出し手段のうちの１つの読出し手段から与
えられるデータの論理アドレスがセグメント／ベージ境
界を越えるか否かを検出し越えなければ該論理アドレス
の少なくとも一部を前記データ格納手段に直接与えるデ
ータ論理アドレス検出手段とを備え、 このデータ論理アドレス検出手段で前記論理アドレスが
セグメント／ベージ境界を越えると検出したとき前記論
理アドレスを前記アドレス変換手段により前記記憶手段
の実アドレスに変換し変換結果を前記データ格納手段に
与えることを特徴とする。

〔実施例〕

記憶上の格納アドレスを論理アドレス（以下命令論理ア
ドレス）の形で信号線１４を介してアドレス変換ユニッ
ト４に送出する。該ユニット４は命令論理アドレスを主
記憶ユニット６上の実際のアドレス（以下命令アドレス
）に変換したあとで、このアドレスをバッファユニット
５に信号線４５を介して送出する。もし、アドレス変換
のために必要な情報が前記ユニット４に存在しなければ
信号線４６を介して前記ユニット６から前記必要な情報
の読出しが要求され、該要求に応答して信号線６４を介
して前記ユニット４に前記必要な情報が与えられ、この
結果、アドレス変換が行なわれる。これとともにアドレ
ス変換に必要な情報はアドレス変換ユニット４に格納さ
れる。

バッファユニット５には、主記憶ユニット６内にある情
報の一部の写しが該情報の格納されている主記憶上の実
アドレスがわかる形で格納されている。該ユニット５は
信号線４５を介して送られてきた命令実アドレスに対応
する情報が前記ユニット５にあれば（ヒツト）これを読
出し、信号線ヒツト）前記ユニット５は、信号線５６を
介して主記憶ユニット６に命令実アドレスを送り、主記
憶ユニット６は当該アドレスの情報を含む一連の情報を
読出して信号線６５を介して・′？７フアユニツト５に
送出すると同時に信号線６２を介して前記ユニット２に
当該アドレスの情報を転送する。

前記ユニット５には前記ユニット６から転送された一連
の情報をそれらの主記憶上のアドレスがわかる形で格納
される。前記ユニット５の情報格納容量は前記ユニット
６のそれより小さく、前記ユニット５に格納されている
情報は前記ユニット６の一部分の写しとなる。前記ユニ
ット５に格納されている情報は、前記ユニット６から新
しく情報が転送されてきたが、既に前記ユニット５に情
報が満杯になっているとき、または、既に格納されされ
た法則で前記ユニット５の情報の一部または全部が前記
ユニット５かも消される。前記命令解読オペランドアド
レス生成ユニット２は、信号線５２または６２を介して
与えられた命令を解読し、命令で指定されたオペランド
アドレス（以下データ論理アドレス）を生成し、生成さ
れたアドレスを信号線２４を介して前記ユニット４に送
る。命令の場合と同様に前記ユニット４はデータ論理ア
ドレスを主記憶上の実アドレス（以下データ実アドレス
）に変換し信号線４５を介して前記ユニット５に送り、
前記ユニット５は該当情報が前記ユニに信号線５６を介
してデータ実アドレスを送り、前記ユニット６は該当情
報を含む一連の情報を読み出し信号線６５を介して前記
ユニット５に送ると同時に信号線６３を介して当該情報
を演算制御ユニット３に送る。該ユニット３は、信号線
２３を介して前記ユニット２から送られてきた命令情報
と信号線５３または６３から送られてきた情報をもとに
演算を行う。前記ユニット３でさらに主記憶内の情報が
必要になったとき、信号線３４を介してデータ論理アド
レスを前記ユニット４に送り、前記と同一の過程をへて
、信号線５３または６３を介して前記ユニット５または
６からの情報を入手する。

第２図は、従来技術の一例を示す第１図の構成をさらに
詳細にした一例を示す図である。二重線でかこまれた箱
はレノスタを意味しこれらはクロック・ぐルスに向期し
て動作する。点線の箱は第１図の各ユニ７ト１．２，３
，４，５および６に相当する。

命令読出制御ユニット１は、命令論理アドレスを収容す
る命令アドレスレジスタ１０１を有し、命令解読オペラ
ンドアドレス生成ユニットハ命令を収容する命令レノス
タ２０１と、該命令を解読する命令解読手段２０２と、
命令で指定されたインデックスを格納しているインデッ
クスメモリ２０３と、ペースアドレス修飾のための修飾
情報を格納しているペースアドレスメモリ２０４と、キ
ャリセイプアダー等を中心とした第１のオペランド生成
手段２０５と、その結果を一時蓄積するレノスタ２０６
と、データ論理アドレスを最終的に生成するアダーを中
心とした第２のオペランド生成手段２０７とを有する。

また、アドレス変換ユニット４は命令とデータの論理ア
ドレスとを一時蓄積する論理アドレスレノスタ４０１と
、実効的にアンシアティプメモリの機能を実現したアド
レス変換手段４０２とを有し、バッファユニット５は命
令とデータの実アドレスとを一時蓄積する実アドレスレ
ノスタ５０１と、実効的にアンシアティプメモリの機能
を実現したバックアメモリ５０２と、その出力レノスタ
であるローカルレノスタ５０３とを有する。情報の流れ
は命令アドレスレジスタ１０１→論理アドレスレジスタ
４０１→実アドレスレジスタ５０１→ローカルレノスタ
５０３→命令レジスタ２０１→レノスタ２０６→論理ア
ドレスレジスタ４０１→・・・・・・となり、この情報
の流れがエフロツク・ぐルス毎に進むと論理アドレスレ
ノスタ４０１に対する信号線１４と２４とを介して与え
られる信号の競合が生ずるため、この情報の流れを１ク
ロツク・Ｐルス毎に進ませるパイプライン制御ができな
い。そこで本発明の第１の特徴は、第３図に示すように
、第２図におけるアドレス変換ユニット４とバッファユ
ニット５とを命令用とデータ用とに分割することにより
、信号線１４および２４を介して与えられる情報の競合
を排除し、・９イノライン制御による情報の流れが１ク
ロツクパルス毎に進むことを可能にしたことにある。更
に本発明の第２の特徴は命令用とデータ用のバッファユ
ニットを等容量にすることにある。すなわち、第１の実
施例に用いた第３図の命令アドレス変換手段４０２１、
データアドレス変換手段４０２２は、それぞれ、命令と
オペランドの論理アドレスとを実アドレスに変換する回
路（図示せず）と変換情報がないときは、信号線４６２
および４６１のそれぞれを介して主記憶ユニット６にア
クセスし、信号線６４２および６４１を介して変換に必
要な情報をうる回路（図示せず）とを有する。第３図で
４０１１　、４０１２．５０１１゜５０１２はそれぞれ
命令用論理アドレス変換手段、データ用論理アドレスレ
ソスタ、命令用実アドレスレソスタ、データ用実アドレ
スレノスタである。

命令バッファ５０２１は命令を格納しているため、信号
線１４を介して命令論理アドレスが与えられると、命令
バッファ５０２１に当該情報があれば、命令ローカルレ
ジスタ５０３１にその情報を格納することができる。ま
た、データバッファ５０２２は命令バッファ５０２１と
等容量で、かつオペランド情報を格納しているため信号
線２４を介してオペランドの論理アドレスが与えられる
と、データバッファ５０２２に当該情報があればデータ
ローカルレジスタ５０３２にその情報を格納することが
できる。命令バッファ５０２１またはデータバッファ５
０２２に当該情報がなければ、信号線５６２または５６
１を介して主記憶ユニット６に各実アドレスを送り、該
当情報またはそれを含む一連の情報を信号線６５２また
は６５１から得る。このとき、第２図に示すように、主
記憶ユニット６から信号線６５２または６５１以外の情
報転送路を介して前記ユニット２および３に該当情報が
送られてもよい。さらに、信号線５６１および５６２、
信号線６５１および６５２は同一情報転送路であっても
よい。一般に信号線１４から与えられる論理アドレスは
命令語を示すが、信号線２４から与えられる論理アドレ
スはデータ語のみならず命令語を指す場合がある。例え
ば、ブランチ命令でのオペランドアト９レスがその例で
ある。このように、オペランドアドレスであってもそれ
が命令語を示していることがわかっているときには、第
４図に例示するように判別手段４０３により信号線２４
からの情報を論理命令アドレスレジスタ４０１１に送る
こともできる。但し、この場合、信号線１４からの情報
と競合を生ずるが毎クロツクパルスの度ではなく頻度は
少ない。ここで、信号線５６１，５６２，６５１，６５
２゜４６１．４６２．６４１および６４２に接続されて
いる記憶手段は主記憶である必要はない。例えば、第５
図に示すようにバッファユニット５と主記憶ユニット６
との間におかれた２次・ぐ、ファユニット７であっても
よい。

一般に、アドレス変換ユニット４は、第３図の命令用で
例示すると第６図のように、セグメントまたはページの
先頭論理アドレスフィールド４０１１Ａを４０２によシ
上記憶上の実アドレスに変換し、レノスタ５０１１の５
０１１Ａ、フィールドに移されそのセグメントまたはペ
ージ内の一つの特定アドレスは、その先頭アドレスから
の偏差（以下ディスプレースメント）を示すフィールド
４０１１Ｂで指定されこのフィールドは無変換でレノス
タ５０１１のフィールド５０１１Ｂに移送される。命令
群およびデータ群はセグメント化またはページ化されて
いる。従って、セグメントまたはページが切換りたとき
論理アドレスから実アドレスへの変換を行い、この実ア
ドレスを記憶しておけば、次にセグメントまたはページ
が切換るまでディスグレースメント・４０１２を与える
だけで実アドレスを知ることができる。

従って、第７図に示す本発明の第２の実施例のように、
論理アドレスレジスタ４０１およびアドレス変換手段４
０２は一組であるが、実アドレスレジスタ、５０１１お
よび５０１２、バッファ５０２１および５０２２および
ローカルレジスタ５０３１および５０３２は、命令用と
データ用とのそれぞれを有する。命令とデータとのそれ
ぞれの論理アドレスがセグメントまたはページの切換え
が行われたか否かを知るセグメント／ページ切換え検出
手段４０７と４０６とに応答して信号線１４および２４
の情報をセレクタ４０５および４０４で切換える。セグ
メントまたはページ切換えがないときは、信号線１４２
と２４２のそれぞれを介して命令実アドレスレノスタ５
０１１とデータ実アドレスレジスタ５０１２．！：にデ
ィスプレースメントラ送シ、セグメントまたはペーゾが
切換えられたときは信号線１４１および２４１のそれぞ
れを介して命令又はデータの論理セグメント／イーノア
ドレスが論理アドレス変換手段４０１に送られたあとで
変換手段４０２を介して実セグメント／ペーノアドレス
に変換された命令又はデータの実アドレスが実アドレス
レノスタ５０１１又は５０１２に収容される。これと同
時に信号線１４２又は２４２のそれぞれからディスル−
スメントが送られる。この場合信号線１４および２４か
ら同時に情報が転送されてくると競合が生ずるが、その
頻度はごく少ない。

第７図の場合、信号線２４からの情報であっても命令語
の読出しとして扱うときは、第８図のように、第１図お
よび第２の分配手段５０４工および５０４２で、アドレ
ス変換手段４０２から信号線４５を介して与えられる出
力を信号線４５２を介して、信号線２４２を介して与え
られる信号を信号線２４３を介して、それぞれ命令実ア
ｒレスレジスタに与える。ことができる。この場合と第
４図の手段をもった第３図の動作ではオペランドアドレ
スが命令を指していたので命令バッファ５０２１にアク
セスしたが、読み出された情報を演算制御ユニット３で
データとして扱ったときには命令ローカルレジスタ５ｏ
３１の出力５３を第９図のように、第３の分配手段５ｏ
４２で前記ユニット３に送ることができる。

前記ユニット３からアドレス変換ユニット４、バッファ
ユニット５へのアクセスにおいても前記命令読出制御ユ
ニット１と命令解読オペランドアドレス生成ユニット２
とでの競合と同じように、前記ユニット１および２から
のアクセスと競合するが、前記ユニット３からの主記憶
読出しは、１０進系命令が主で頻度からみて前記ユニッ
ト１および２のアクセスによる競合程深刻ではない。

前記ユニット３からのアクセスは、本発明によるユニッ
ト２からのアクセスと同じ扱いでよい。

〔発明り効果〕

命令バッファ５０２１およびデータバッファ５０２２の
有効性は、それの容量、制御力法例依存する他、プログ
ラムの特性（動的アドレスの変化等）にも左右される。

パッファユニッ）、５０２１に１９６８年ＩＢＭ社から
発行された刊行物「ＩＢＭ・システム・ジャーナル（Ｉ
ＢＭ　ＳｙｓｔｅｍｓＪｏｕｒｎａｌ）Ｖｏｌ　、　７
ＮＯ，ＩＪの第１５頁から第２１頁のＪ、Ｓ。

Ｌｉ　ｐｔａｙによる論文「ストラクチュアル・アスペ
クト・オプ・デ・システム３６０・モデル８５・■・デ
０キャッシュ（５ｔｒｕｃｔｕａｌ　ａｓｐｅｃｔｓ　
ｏｆ　ｔｈｅＳｙｓｔｅｍ　／　３６０　Ｍｏｄｅｌ　
８５　ＩＩ　Ｔｈｅ　ｃａｃｈｅ）Ｊ記載のＩＢＭシス
テム３６０のキャッシュの使用を想定して但し完全アソ
シアティブ方式で命令とデータとを同一キャッシュに収
容する場合（以下共用型キャッシュ）および命令用とデ
ータ用とを分けたキャッシュ（以下分割型キャッシュ）
のミスヒツト率を解析すると、共用型キャッシュｆコ命
令用とデ゛　′　　　　　キャッジ−のミスヒント率の
増加が中央処理装置の平均命令実行時間の増大に寄与す
る割合は（キャッシュのミスヒツト率の増加率）×（平
均命令実行時間に占める実効と数パーセントの増加に縮
少される。一方、キャッシュは１６キロバイトの容量程
度でも一般に中央処理装置のクロック・ぐルス間隔を決
めるクロック・セルス間論理遅延時間の最も長いところ
であシ、キャッシュの容量が増加すると益々その傾向が
強くなる。これは、キャッシュのメモリアレーノ物理的
拡がりによる信号伝播体での信号遅延と、メモリアレー
を駆動するドライバの数の増大による駆動ケ゛−トの増
大による信号遅延と、メモリアレーの出力を集め選択す
るダート回路の増大による信号遅延が主たるものである
。従って、一つのキャッシュを２等分割すると、キャッ
シュでのクロツク・ぐルス間論理遅延時間は短縮される
が等容量に分割しないとその効果が最大にならない。こ
のことから、分割型キャッシュでのミスヒツト率増加に
より平均命令実行時間が数パーセント増加してもキャッ
シュを等分割することによるクロック・ぐルス時間の短
縮で充分補いうる。

すなわち、本発明の特徴は、高度にパイプライン制御化
された中央処理装置で命令とデータとの読出しがアドレ
ス変換ユニット４または・ぐラフアユニット５で競合を
生ずるためアドレス変換ユニット４またはバッファユニ
ット５を命令用とデータ用とに等容量に分割することに
ある。したがって、この本発明の特徴に関係しない本実
施例の構成要素の採用は本発明の範囲をとくに限定する
ものではない。

展に伴い主記憶容量の増大にともない益々増大する傾向
にある。

一方アドレス変換ユニットは１００〜５００ワード程度
の容量でバッファユニットの容量に較べ２桁小さい。従
って、命令とデータとのアドレス変換ユニットを分割し
たとき、分割しない場合の２倍の容量をもってもバッフ
ァユニットを２倍もつ場合と較べてコスト的に比較にな
らない。

本発明を用いると、中央処理装置のパイプライン制御を
深くでき、プログラムの人混な特性に対してよいバッフ
ァメモリミスヒツト率を与え、クロック間隔の短縮が出
来、結果として中央処理装置の性能の向上を達成できる
。

【図面の簡単な説明】

第１図は、従来方式によるデータ処理装置を示す図、第
２図は第１図の詳細な構成を示す図、第３図は本発明の
第１の実施例を示す図、第４図は第３図の装置の部分的
な変形例を示す図、第５図は、本発明を適用した一例を
示す図、第６図は論理アドレスから実アドレスに変換す
る論理プロセスを示す図、第７図は本発明の第２の実施
例を示す図、第８図は第７図の装置の部分的な変形例を
示す図および第９図は第３図および第７図の部分的な変
形例を示す図である。 第１図から第９図において、１・−・命令読出・制御ユ
ニット、２・・・命令解読・オペランドアドレス生成ユ
ニット、３・・・演算制御ユニット、４・・・アドレス
変換ユニット、５・・・バッファユニット、６・・・主
記憶ユニット、７・・・２次バッファユニット、１４．
２３，２４，３４，４５．４６，５２゜５３．５６．６
２，６３，６４．６５・・・信号線、１０１・・・命令
アドレスレジスタ、２０１・・・命令レノスタ、２０２
・・・命令解読手段、２０３・・・インデックスメモリ
、２０４・・・ペースアドレスメモリ、２０５．２０７
・・・オペランドアドレス生成手段、２０６・・・レノ
スタ、４０１・・・論理アドレスレジスタ、４０２・・
・アドレス変換手段、４０３・・・判別手段、４０６，
４０５・・・セレクタ、４０６．４０７・・・セグメン
ト／ページ切換え検出手段、５０１・・・実アトレスレ
ノスタ、５０２・・・バッファメモリ、５０３・・・ロ
ーカルレノスタ。 第１図 第 図 、１ 第 図 第 図 第 図 第 図 第 図 ＝３５０−

Claims (1)

【特許請求の範囲】
1. （１）命令およびデータを記憶する記憶手段と、この記
   憶手段の記憶内容を読み出す複数の読出し手段と、 前記記憶手段に記憶された命令の一部の写しを格納する
   命令格納手段と、 この命令格納手段の格納容量と同一の格納容量を有し前
   記記憶手段に記憶されたデータの一部の写しを格納する
   データ格納手段と、 前記複数の読出し手段のうちの１つの読出し手段から与
   えられる命令の論理アドレスがセグメント／ページ境界
   を越えるか否かを検出し越えなければ該論理アドレスの
   少なくとも一部を前記命令格納手段に直接与える命令論
   理アドレス検出手段と、 この命令論理アドレス検出手段で前記論理アドレスがセ
   グメント／ページ境界を越えると検出したとき前記論理
   アドレスを前記記憶手段の実アドレスに変換し変換結果
   を前記命令格納手段に与えるアドレス変換手段と、 前記複数の読出し手段のうちの１つの読出し手段から与
   えられるデータの論理アドレスがセグメント／ページ境
   界を越えるか否かを検出し越えなければ該論理アドレス
   の少なくとも一部を前記データ格納手段に直接与えるデ
   ータ論理アドレス検出手段とを備え、 このデータ論理アドレス検出手段で前記論理アドレスが
   セグメント／ページ境界を越えると検出したとき前記論
   理アドレスを前記アドレス変換手段により前記記憶手段
   の実アドレスに変換し変換結果を前記データ格納手段に
   与えることを特徴とする特許請求の範囲第１項記載のデ
   ータ処理装置。