JPH053019B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関する。

〔従来の技術〕

高処理能力を実現する大型中央処理装置におい
ては、論理アドレスを主記憶装置の実アドレスに
変換するアドレス変換ユニツトと主記憶装置内の
一部情報を格納しているバツフアユニツトとを備
えている。

〔発明が解決しようとする課題〕

しかし、従来、中央処理装置の制御のパイプラ
イン化が進むにつれ、命令とオペランドデータと
の読出し要求がアドレス変換ユニツトとバツフア
ユニツトとにおいて競合をおこし中央処理装置の
性能向上の障害となつている。

本発明の目的はこれを廃しバツフアユニツトの
適度なミスヒツト率を実現して中央処理装置の性
能向上を達成できるデータ処理装置を提供するこ
とにある。

〔課題を解決するための手段〕

本発明の装置は、命令およびデータを記憶する
記憶手段と、 この記憶手段の記憶内容を読み出す複数の読出
し手段と、 前記記憶手段に記憶された命令の一部の写しを
格納する命令格納手段と、 この命令格納手段の格納容量と同一の格納容量
を有し前記記憶手段に記憶されたデータの一部の
写しを格納するデータ格納手段と、 前記複数の読出し手段のうちの１つの読出し手
段から与えられる命令の論理アドレスがセグメン
ト／ページ境界を越えるか否かを検出し越えなけ
れば該論理アドレスの少なくとも一部を前記命令
格納手段に直接与える命令論理アドレス検出手段
と、 この命令論理アドレス検出手段で前記論理アド
レスがセグメント／ページ境界を越えると検出し
たとき前記論理アドレスを前記記憶手段の実アド
レスに変換し変換結果を前記命令格納手段に与え
るアドレス変換手段とを備え、前記複数の読出し
手段のうちの１つの読出し手段から与えられるデ
ータの論理アドレスを前記アドレス変換手段によ
り前記記憶手段の実アドレスに変換し変換結果を
前記データ格納手段に与えることを特徴とする。

〔実施例〕

第１図は、従来のデータ処理装置の一例を示す
図である。命令読出し制御ユニツト１利用ユニツ
トは、命令の主記憶上の格納アドレスを論理アド
レス（以下命令論理アドレス）の形で信号線１４
を介してアドレス変換ユニツト４に送出する。該
ユニツト４は命令論理アドレスを主記憶ユニツト
６上の実際のアドレス（以下命令アドレス）に変
換したあとで、このアドレスをバツフアユニツト
５に信号線４５を介して送出する。もし、アドレ
ス変換のために必要な情報が前記ユニツト４に存
在しなれば信号線４６を介して前記ユニツト６か
ら前記必要な情報の読出しが要求され、該要求に
応答して信号線６４を介して前記ユニツト４に前
記必要な情報が与えられ、この結果、アドレス変
換が行なわれる。これとともにアドレス変換に必
要な情報はアドレス変換ユニツト４に格納され
る。

バツフアユニツト５には、主記憶ユニツト６内
にある情報の一部の写しが該情報の格納されてい
る主記憶上の実アドレスがわかる形で格納されて
いる。該ユニツト５は信号線４５を介して送られ
てきた命令実アドレスに対応する情報が前記ユニ
ツト５にあれば（ヒツト）これを読出し、信号線
５２を介して命令解読オペランドアドレス生成ユ
ニツト２利用ユニツトに送る。対応する情報がな
ければ（ミスヒツト）前記ユニツト５は、信号線
５６を介して主記憶ユニツト６に命令実アドレス
を送り、主記憶ユニツト６は当該アドレスの情報
を含む一連の情報を読出して信号線６５を介して
バツフアユニツト５に送出すると同時に信号線６
２を介して前記ユニツト２に当該アドレスの情報
を転送する。前記ユニツト５には前記ユニツト６
から転送された一連の情報をそれらの主記憶上の
アドレスがわかる形で格納される。前記ユニツト
５の情報格納容量は前記ユニツト６のそれよりも
小さく、前記ユニツト５に格納されている情報は
前記ユニツト６の一部分の写しとなる。前記ユニ
ツト５に格納されている情報は、前記ユニツト６
から新しく情報が転送されてきたが、既に前記ユ
ニツト５に情報が満杯になつているとき、また
は、既に格納されている前記ユニツト５情報の一
部または全部を無効にする必要があるとき（バツ
フアユニツトクリアまたはキヤツシユクリア）、
システムで個別に規定された法則で前記ユニツト
５の情報の一部または全部が前記ユニツト５から
消される。前記命令解読オペランドアドレス生成
ユニツト２は、信号線５２または６２を介して与
えられた命令を解読し、命令で指定されたオペラ
ンドアドレス（以下データ論理アドレス）を生成
し、生成されたアドレスを信号線２４を介して前
記ユニツト４に送る。命令の場合と同様に前記ユ
ニツト４はデータ論理アドレスを主記憶上の実ア
ドレス（以下データ実アドレス）に変換し信号線
４５を介して前記ユニツト５に送り、前記ユニツ
ト５は該当情報が前記ユニツト５内にあればそれ
を信号線５３を介して演算制御ユニツト３（利用
ユニツト）に送り、なければ前記ユニツト６に信
号線５６を介してデータ実アドレスを送り、前記
ユニツト６は該当情報を含む一連の情報を読み出
し信号線６５を介して前記ユニツト５に送ると同
時に信号線６３を介して当該情報を演算制御ユニ
ツト３に送る。該ユニツト３は、信号線２３を介
して前記ユニツト２から送られてきた命令情報と
信号線５３または６３から送られてきた情報をも
とに演算を行う。前記ユニツト３でさらに主記憶
内の情報が必要になつたとき、信号線３４を介し
てデータ論理アドレスを前記ユニツト４に送り、
前記と同一の過程をへて、信号線５３または６３
を介して前記ユニツト５または６からの情報を入
手する。

第２図は、従来技術の一例を示す第１図の構成
をさらに詳細にした一例を示す図である。二重線
でかこまれた箱はレジスタを意味しこれらはクロ
ツクパルスに同期して動作する。点線の箱は第１
図の各ユニツト１，２，３，４，５および６に相
当する。

命令読出制御ユニツト１は、命令論理アドレス
を収容する命令アドレスレジスタ１０１を有し、
命令解読オペランドアドレス生成ユニツトは命令
を収容する命令レジスタ２０１と、該命令を解読
する命令解読手段２０２と、命令で指定されたイ
ンデツクスを格納しているインデツクスメモリ２
０３と、ベースアドレス修飾のための修飾情報を
格納しているベースアドレスメモリ２０４と、キ
ヤリセイブアダー等を中心とした第１のオペラン
ド生成手段２０５と、その結果を一時蓄積するレ
ジスタ２０６と、データ論理アドレスを最終的に
生成するアダーを中心とした第２のオペランド生
成手段２０７とを有する。また、アドレス変換ユ
ニツト４は命令とデータの論理アドレスとを一時
蓄積する論理アドレスレジスタ４０１と、実効的
にアソシアテイブメモリの機能を実現したアドレ
ス変換手段４０２とを有し、バツフアユニツト５
は命令とデータの実アドレスとを一時蓄積する実
アドレスレジスタ５０１と、実効的にアソシアテ
イブメモリの機能を実現したバツフアメモリ５０
２と、その出力レジスタであるローカルレジスタ
５０３とを有する。情報の流れは命令アドレスレ
ジスタ１０１→論理アドレスレジスタ４０１→実
アドレスレジスタ５０１→ローカルレジスタ５０
３→命令レジスタ２０１→レジスタ２０６→論理
アドレスレジスタ４０１→……となり、この情報
の流れが１クロツクパルス毎に進むと論理アドレ
スレジスタ４０１に対する信号線１４と２４とを
介して与えられる信号の競合が生ずるため、この
情報の流れを１クロツクパルス毎に進ませるパイ
プライン制御ができない。そこで本発明の第１の
特徴は、第３図に示すように、第２図におけるア
ドレス変換ユニツト４とバツフアユニツト５とを
命令用とデータ用とに分割することにより、信号
線１４および２４を介して与えられる情報の競合
を排除し、パイプライン制御による情報の流れが
１クロツクパルス毎に進むことを可能にしたこと
にある。更に本発明の第２の特徴は命令用とデー
タ用のバツフアユニツトを等容量にすることにあ
る。すなわち、第１の実施例に用いた第３図の命
令アドレス変換手段４０２１、データアドレス変
換手段４０２２は、それぞれ、命令とオペランド
の論理アドレスとを実アドレスに変換する回路
（図示せず）と変換情報がないときは、信号線４
６２および４６１のそれぞれを介して主記憶ユニ
ツト６にアクセスし、信号線６４２および６４１
を介して変換に必要な情報をうる回路（図示せ
ず）とを有する。第３図で４０１１，４０１２，
５０１１，５０１２はそれぞれ命令用論理アドレ
スレジスタ、データ用論理アドレスレジスタ、命
令用実アドレスレジスタ、データ用実アドレスレ
ジスタである。

命令バツフア５０２１は命令を格納しているた
め、信号線１４を介して命令論理アドレスが与え
られると、命令バツフア５０２１に当該情報があ
れば、命令ローカルレジスタ５０３１にその情報
を格納することができる。また、データバツフア
５０２２は命令バツフア５０２１と等容量で、か
つオペランド情報を格納しているため信号線２４
を介してオペランドの論理アドレスが与えられる
と、データバツフア５０２２に当該情報があれば
データローカルレジスタ５０３２にその情報を格
納することができる。命令バツフア５０２１また
はデータバツフア５０２２に当該情報がなけれ
ば、信号線５６２または５６１を介して主記憶ユ
ニツト６に各実アドレスを送り、該当情報または
それを含む一連の情報を信号線６５２または６５
１から得る。このとき、第２図に示すように、主
記憶ユニツト６から信号線６５２または６５１以
外の情報転送路を介して前記ユニツト２および３
に該当情報が送られてもよい。さらに、信号線５
６１および５６２、信号線６５１および６５２は
同一情報転送路であつてもよい。一般に信号線１
４から与えられる論理アドレスは命令語を示す
が、信号線２４から与えられる論理アドレスはデ
ータ語のみならず命令語を指す場合がある。例え
ば、ブランチ命令でのオペランドアドレスがその
例である。このように、オペランドアドレスであ
つてもそれが命令語を示していることがわかつて
いるときには、第４図に例示するように判別手段
４０３により信号線２４からの情報を論理命令ア
ドレスレジスタ４０１１に送ることもできる。但
し、この場合、信号線１４からの情報と競合を生
ずるが毎クロツクパルスの度ではなく頻度は少な
い。ここで、信号線５６１，５６２，６５１，６
５２，４６１，４６２，６４１および６４２に接
続されている記憶手段は主記憶である必要はな
い。例えば、第５図に示すようにバツフアユニツ
ト５と主記憶ユニツト６との間におかれた２次バ
ツフアユニツト７であつてもよい。

一般に、アドレス変換ユニツト４は、第３図の
命令用で例示すると第６図のように、セグメント
またはページの先頭論理アドレスフイールド４０
１１Ａを４０２により主記憶上の実アドレスに変
換し、レジスタ５０１１の５０１１Ａフイールド
に移されそのセグメントまたはページ内の一つの
特定アドレスは、この先頭アドレスからの偏差
（以下デイスプレースメント）を示すフイールド
４０１１Ｂで指定されこのフイールドは無変換で
レジスタ５０１１のフイールド５０１１Ｂに移送
される。命令群およびデータ群はセグメント化ま
たはページ化されている。従つて、セグメントま
たはページが切換つたとき論理アドレスから実ア
ドレスへの変換を行い、この実アドレスを記憶し
ておけば、次にセグメントまたはページが切換る
までデイスプレースメント４０１２を与えるだけ
で実アドレスを知ることができる。従つて、第７
図に示す本発明の第２の実施例のように、論理ア
ドレスレジスタ４０１およびアドレス変換手段４
０２は一組であるが、実アドレスレジスタ、５０
１１および５０１２、バツフア５０２１および５
０２２およびローカルレジスタ５０３１および５
０３２は、命令用とデータ用とのそれぞれを有す
る。命令とデータとのそれぞれの論理アドレスが
セグメントまたはページの切換えが行われたか否
かを知るセグメント／ページ切換え検出手段４０
７と４０６とに応答して信号線１４および２４の
情報をセレクタ４０５および４０４で切換える。
セグメントまたはページ切換えがないときは、信
号線１４２と２４２のそれぞれを介して命令実ア
ドレスレジスタ５０１１とデータ実アドレスレジ
スタ５０１２とにデイスプレースメントを送り、
セグメントまたはページが切換えられたときは信
号線１４１および２４１のそれぞれを介して命令
又はデータの論理セグメント／ページアドレスが
論理アドレスレジスタ４０１に送られたあとで変
換手段４０２を介して実セグメント／ページアド
レスに変換された命令又はデータの実アドレスが
実アドレスレジスタ５０１１又は５０１２に収容
される。これと同時に信号線１４２又は２４２の
それぞれからデイスプレースメントが送られる。
この場合信号線１４および２４から同時に情報が
転送されてくると競合が生ずるが、その頻度はご
く少ない。

第７図の場合、信号線２４からの情報であつて
も命令語の読出しとして扱うときは、第８図のよ
うに、第１図および第２の分配手段５０４１およ
び５０４２で、アドレス変換手段４０２から信号
線４５を介して与えられる出力を信号線４５２を
介して、信号線２４２を介して与えられる信号を
信号線２４３を介して、それぞれ命令実アドレス
レジスタに与えることができる。この場合と第４
図の手段をもつた第３図の動作ではオペランドア
ドレスが命令を指していたので命令バツフア５０
２１にアクセスしたが、読み出された情報を演算
制御ユニツト３でデータとして扱つたときには命
令ローカルレジスタ５０３１の出力５３を第９図
のように、第３の分配手段５０４２で前記ユニツ
ト３に送ることができる。

前記ユニツト３からアドレス変換ユニツト４、
バツフアユニツト５へのアクセスにおいても前記
命令読出制御ユニツト１と命令解読オペランドア
ドレス生成ユニツト２とでの競合と同じように、
前記ユニツト１および２からのアクセスと競合す
るが、前記ユニツト３からの主記憶読出しは、10
進系命令が主で頻度からみて前記ユニツト１およ
び２のアクセスによる競合程深刻ではない。前記
ユニツト３からのアクセスは本発明によるユニツ
ト２からのアクセスと同じ扱いでよい。

〔発明の効果〕

命令バツフア５０２１およびデータバツフア５
０２２の有効性は、それの容量、制御方法に依存
する他、プログラムの特性（動的アドレスの変化
等）にも左右される。バツフアユニツト５０２１
に1968年IBM社から発行された刊行物「IBM・
システム・ジヤーナル（IBM Systems Journal）
Vol.7NO.1」の第15頁から第21頁のJ.S.Liptayに
よる論文「ストラクチユアル・アスペクト・オ
ブ・ザ・システム360・モデル85・・ザ・キヤ
ツシユ（Structual aspects of the System／
360Model 85 The cache）」記載のIBMシ
ステム360のキヤツシユの使用を想定して但し完
全アソシアテイブ方式で命令とデータとを同一キ
ヤツシユに収容する場合（以下共用型キヤツシ
ユ）および命令用とデータ用とを分けたキヤツシ
ユ（以下分割型キヤツシユ）のミスヒツト率を解
析すると、共用型キヤツシユは命令用とデータ用
とに等分割したときプログラム特性の広汎な変化
に対して最適である。キヤツシユのミスヒツト率
の増加が中央処理装置の平均命令実行時間の増大
に寄与する割合は（キヤツシユのミスヒツト率の
増加）×（平均命令実行時間に占める実効メモリア
クセス時間の比率）でありミスヒツト率の若干の
増加は、平均命令実行時間にすると数パーセント
の増加に縮少される。一方、キヤツシユは16キロ
バイトの容量程度でも一般に中央処理装置のクロ
ツクパルス間隔を決めるクロツクパルス間論理遅
延時間の最も長いところであり、キヤツシユの容
量が増加すると益々その傾向が強くなる。これ
は、キヤツシユのメモリアレーの物理的拡がりに
よる信号伝播体での信号遅延と、メモリアレーを
駆動するドライバの数の増大による駆動ゲートの
増大による信号遅延と、メモリアレーの出力を集
め選択するゲート回路の増大による信号遅延が主
たるものである。従つて、一つのキヤツシユを２
等分割すると、キヤツシユでのクロツクパルス間
論理遅延時間は短縮されるが等容量に分割しない
とその効果が最大にならない。このことから、分
割型キヤツシユでのミスヒツト率増加により平均
命令実行時間が数パーセント増加してもキヤツシ
ユを当分割することによるクロツクパルス時間の
短縮で充分補いうる。

すなわち、本発明の特徴は、高度にパイプライ
ン制御化された中央処理装置での命令とデータと
の読出しがアドレス変換ユニツト４またはバツフ
アユニツト５で競合を生ずるためアドレス変換ユ
ニツト４またはバツフアユニツト５を命令用とデ
ータ用とに等容量に分割することにある。したが
つて、この本発明の特徴に関係しない本実施例の
構成要素の採用は本発明の範囲をとくに限定する
ものではない。

バツフアユニツトは、最近の超大型機では64キ
ロバイト〜128キロバイトの容量をもち、メモリ
素子の技術の発展に伴い主記憶容量の増大にとも
ない益々増大する傾向にある。

一方アドレス変換ユニツトは100〜500ワード程
度の容量でバツフアユニツトの容量に較べ２桁小
さい。従つて、命令とデータのアドレス変換ユニ
ツトを分割したとき、分割しない場合の２倍の容
量をもつてもバツフアユニツトを２倍もつ場合と
較べてコスト的に比較にならない。

本発明を用いると、中央処理装置のパイプライ
ン制御を深くでき、プログラムの広汎な特性に対
してよいバツフアメモリミスヒツト率を与え、ク
ロツク間隔の短縮が出来、結果として中央処理装
置の性能の向上を達成できる。

【図面の簡単な説明】

第１図は、従来方式によるデータ処理装置を示
す図、第２図は第１図の詳細な構成を示す図、第
３図は本発明の第１の実施例を示す図、第４図は
第３図の装置の部分的な変形例を示す図、第５図
は、本発明を適用した一例を示す図、第６図は論
理アドレスから実アドレスに変換する論理プロセ
スを示す図、第７図は本発明の第２の実施例を示
す図、第８図は第７図の装置の部分的な変形例を
示す図および第９図は第３図および第７図の部分
的な変形例を示す図である。 第１図から第９図において、１……命令読出・
制御ユニツト、２……命令解読・オペランドアド
レス生成ユニツト、３……演算制御ユニツト、４
……アドレス変換ユニツト、５……バツフアユニ
ツト、６……主記憶ユニツト、７……２次バツフ
アユニツト、１４，２３，２４，３４，４５，４
６，５２，５３，５６，６２，６３，６４，６５
……信号線、１０１……命令アドレスレジスタ、
２０１……命令レジスタ、２０２……命令解読手
段、２０３……インデツクスメモリ、２０４……
ベースアドレスメモリ、２０５，２０７……オペ
ランドアドレス生成手段、２０６……レジスタ、
４０１……論理アドレスレジスタ、４０２……ア
ドレス変換手段、４０３……判別手段、４０６，
４０５……セレクタ、４０６，４０７……セグメ
ント／ページ切換え検出手段、５０１……実アド
レスレジスタ、５０２……バツフアメモリ、５０
３……ローカルレジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 命令およびデータを記憶する記憶手段と、こ
   の記憶手段の記憶内容を読み出す複数の読出し手
   段と、 前記記憶手段に記憶された命令の一部の写しを
   格納する命令格納手段と、 この命令格納手段の格納容量と同一の格納容量
   を有し前記記憶手段に記憶されたデータの一部の
   写しを格納するデータ格納手段と、 前記複数の読出し手段のうちの１つの読出し手
   段から与えられる命令の論理アドレスがセグメン
   ト／ページ境界を越えるか否かを検出し越えなけ
   れば該理論アドレスの少なくとも一部を前記命令
   格納手段に直接与える命令論理アドレス検出手段
   と、 この命令論理アドレス検出手段で前記論理アド
   レスがセグメント／ページ境界を越えると検出し
   たとき前記論理アドレスを前記記憶手段の実アド
   レスに変換し変換結果を前記命令格納手段に与え
   るアドレス変換手段とを備え、 前記複数の読出し手段のうちの１つの読出し手
   段から与えられるデータの論理アドレスを前記ア
   ドレス変換手段により前記記憶手段の実アドレス
   に変換し変換結果を前記データ格納手段に与える
   ことを特徴とするデータ処理装置。