JPS631773B2 - - Google Patents
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- JPS631773B2 JPS631773B2 JP3892280A JP3892280A JPS631773B2 JP S631773 B2 JPS631773 B2 JP S631773B2 JP 3892280 A JP3892280 A JP 3892280A JP 3892280 A JP3892280 A JP 3892280A JP S631773 B2 JPS631773 B2 JP S631773B2
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- JP
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- capacitor
- switch
- circuit
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- turned
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- 239000003990 capacitor Substances 0.000 claims description 54
- 238000007599 discharging Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H19/00—Networks using time-varying elements, e.g. N-path filters
- H03H19/004—Switched capacitor networks
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Filters That Use Time-Delay Elements (AREA)
Description
【発明の詳細な説明】
本発明はキヤパシタ回路に関し、特に充電用お
よび放電用のスイツチ素子と組み合せて構成され
るスイツチド・キヤパシタ回路の新規な構成に関
するものである。
よび放電用のスイツチ素子と組み合せて構成され
るスイツチド・キヤパシタ回路の新規な構成に関
するものである。
近年、特に通信用のLSI分野では抵抗素子の代
りにスイツチド・キヤパシタ（Switched
Capactor：以下SW−Ｃと称す）を用いて各種の
フイルタ回路が構成されている。
りにスイツチド・キヤパシタ（Switched
Capactor：以下SW−Ｃと称す）を用いて各種の
フイルタ回路が構成されている。
第１図Ａは抵抗素子Ｒ、キヤパシタＣ、演算増
幅器１０からなる従来技術による基本的なCR積
分回路を示し、入力端子１１に同図Ｂに示すステ
ツプ電圧V1を印加すると、端子１２に得られる
出力電圧波形V2は時定数τ＝CRのランプ関数と
なり、この回路の高域遮断周波数fcはfc＝１／2πCR となる。このCR積分回路で例えば低周波波回
路を構成しようとすると、特に遮断周波数を低く
抑えたい場合に、LSI基板上でいかにして大きな
積分定数を得るかが問題となる。即ち、fcを小さ
くするにはキヤパシタＣと抵抗素子Ｒのそれぞれ
の値を大きくする必要があり、例えばτ＝1secの
超低周波波回路を実現しようとすると、Ｃ＝
1μFのときＲ＝1MΩが必要となる。現状のLSI技
術では、このようなＲ，Ｃの実現は極めて困難で
あり、仮に実現できたとしてもキヤパシタ、抵抗
値の精度が製造バラツキをもつため、所望の時定
数を精度よく得ることは難かしい。
幅器１０からなる従来技術による基本的なCR積
分回路を示し、入力端子１１に同図Ｂに示すステ
ツプ電圧V1を印加すると、端子１２に得られる
出力電圧波形V2は時定数τ＝CRのランプ関数と
なり、この回路の高域遮断周波数fcはfc＝１／2πCR となる。このCR積分回路で例えば低周波波回
路を構成しようとすると、特に遮断周波数を低く
抑えたい場合に、LSI基板上でいかにして大きな
積分定数を得るかが問題となる。即ち、fcを小さ
くするにはキヤパシタＣと抵抗素子Ｒのそれぞれ
の値を大きくする必要があり、例えばτ＝1secの
超低周波波回路を実現しようとすると、Ｃ＝
1μFのときＲ＝1MΩが必要となる。現状のLSI技
術では、このようなＲ，Ｃの実現は極めて困難で
あり、仮に実現できたとしてもキヤパシタ、抵抗
値の精度が製造バラツキをもつため、所望の時定
数を精度よく得ることは難かしい。
これに対し、第２図は前記抵抗素子Ｒの代りに
SW−Ｃを用いた積分回路の構成例を示す。この
例で、等価低抗はクロツクパルスφ1，φ2でそれ
ぞれオンオフ制御される２つのスイツチSW１，
SW２とキヤパシタC1とからなつている。
SW−Ｃを用いた積分回路の構成例を示す。この
例で、等価低抗はクロツクパルスφ1，φ2でそれ
ぞれオンオフ制御される２つのスイツチSW１，
SW２とキヤパシタC1とからなつている。
上記パルスφ1，φ2は、第３図に示すようにく
り返し周期は等しいが位相は異なる関係にあり、
このときの積分時定数はτ＝C2／C1Ｔとなる。ここ でC1は第１のキヤパシタ、C2は第２のキヤパシ
タの各容量値、Ｔはクロツクパルスの周期であ
る。したがつて、２つのキヤパシタの容量比とク
ロツクのくり返し周期Ｔを大きく選べれば、等価
的な時定数は必要な値にまで大きくすることが可
能であり、かつ、キヤパシタの相対精度及びクロ
ツク周期の精度はともに比較的良好に実現できる
から、原理的には時定数の実現精度の飛躍的な向
上が期待できる。
り返し周期は等しいが位相は異なる関係にあり、
このときの積分時定数はτ＝C2／C1Ｔとなる。ここ でC1は第１のキヤパシタ、C2は第２のキヤパシ
タの各容量値、Ｔはクロツクパルスの周期であ
る。したがつて、２つのキヤパシタの容量比とク
ロツクのくり返し周期Ｔを大きく選べれば、等価
的な時定数は必要な値にまで大きくすることが可
能であり、かつ、キヤパシタの相対精度及びクロ
ツク周期の精度はともに比較的良好に実現できる
から、原理的には時定数の実現精度の飛躍的な向
上が期待できる。
しかしながら、実際にLSIに内蔵させようとす
ると、製造時の加工精度とLSI基板上に許される
素子の占有面積の都合上、実現しうるキヤパシタ
の最少容量値と最大容量値には制約があり、上述
した２つのキヤパシタC1，C2の容量値比には上
限がある。また、クロツク周期Ｔも実際の使用状
態では任意に大きくできる訳ではない。このため
実用上、容量比は500〜1000程度、クロツク周期
Ｔは数ｋHz〜数100Hzが限界であり、従来のSW
−Ｃではこれらの限界を超えた時定数のフイルタ
回路の実現は困難である。例えば、Ｔ＝125μs（周
波数8kHz）のクロツクパルスφ1，φ2を用いて時
定数τ＝1secの積分回路を得ようとすると、キヤ
パシタC1とC2の容量比を8000にする必要があり、
これは上記実用上の限界値を超えてしまう。
ると、製造時の加工精度とLSI基板上に許される
素子の占有面積の都合上、実現しうるキヤパシタ
の最少容量値と最大容量値には制約があり、上述
した２つのキヤパシタC1，C2の容量値比には上
限がある。また、クロツク周期Ｔも実際の使用状
態では任意に大きくできる訳ではない。このため
実用上、容量比は500〜1000程度、クロツク周期
Ｔは数ｋHz〜数100Hzが限界であり、従来のSW
−Ｃではこれらの限界を超えた時定数のフイルタ
回路の実現は困難である。例えば、Ｔ＝125μs（周
波数8kHz）のクロツクパルスφ1，φ2を用いて時
定数τ＝1secの積分回路を得ようとすると、キヤ
パシタC1とC2の容量比を8000にする必要があり、
これは上記実用上の限界値を超えてしまう。
本発明の目的は上記従来の問題点を解決できる
LSI化に都合のよいスイツチド・キヤパシタ回路
を提供することにある。
LSI化に都合のよいスイツチド・キヤパシタ回路
を提供することにある。
この目的を達成するために、本発明では第１ス
イツチを介して充電し第２スイツチを介して放電
させる主キヤパシタに並列に、第３スイツチを介
して副キヤパシタを接続し、副キヤパシタには電
荷放電用の第４スイツチを設け、第２スイツチが
オン動作する前に第３スイツチを動作させて上記
キヤパシタの電荷の一部を上記副キヤパシタの容
量比に対応した比率で上記副キヤパシタに移すこ
とにより、主キヤパシタの等価的な容量値を小さ
くしたことを特徴とする。尚、第３、第４スイツ
チは交互に動作させ、副キヤパシタの電荷が零の
状態で主キヤパシタから副キヤパシタへ電荷を移
す。
イツチを介して充電し第２スイツチを介して放電
させる主キヤパシタに並列に、第３スイツチを介
して副キヤパシタを接続し、副キヤパシタには電
荷放電用の第４スイツチを設け、第２スイツチが
オン動作する前に第３スイツチを動作させて上記
キヤパシタの電荷の一部を上記副キヤパシタの容
量比に対応した比率で上記副キヤパシタに移すこ
とにより、主キヤパシタの等価的な容量値を小さ
くしたことを特徴とする。尚、第３、第４スイツ
チは交互に動作させ、副キヤパシタの電荷が零の
状態で主キヤパシタから副キヤパシタへ電荷を移
す。
以下、本発明の詳細を図面を参照して説明す
る。
る。
第４図は第２図回路に対応させた本発明の１実
施例を示す。図において、C0は副キヤパシタ、
SW３，SW４はそれぞれ第３、第４のスイツチ
である。これらのスイツチは互いに位相の異なる
クロツクパルスφ3，φ4でオン・オフ制御される。
上記クロツクパルスφ3，φ4は、第１スイツチSW
１の制御クロツクパルスφ1と第２スイツチSW２
の制御クロツクパルスφ2との間の期間に、例え
ば第５図に示す如く発生させる。これらの制御パ
ルスにより第４図回路は次のように動作する。
施例を示す。図において、C0は副キヤパシタ、
SW３，SW４はそれぞれ第３、第４のスイツチ
である。これらのスイツチは互いに位相の異なる
クロツクパルスφ3，φ4でオン・オフ制御される。
上記クロツクパルスφ3，φ4は、第１スイツチSW
１の制御クロツクパルスφ1と第２スイツチSW２
の制御クロツクパルスφ2との間の期間に、例え
ば第５図に示す如く発生させる。これらの制御パ
ルスにより第４図回路は次のように動作する。
先ずクロツクパルスφ1により第１スイツチSW
１がオンになると、主キヤパシタC1には電圧V1
が充電される。次にクロツクパルスφ3によりス
イツチSW３をオンにすると、キヤパシタC1の電
圧ＶはＶ＝C1／C1＋C0V1となる。この状態でクロツ クパルスφ4によりスイツチSW４のみをオンとす
ると副キヤパシタC0の電荷は放電されて、その
両端電圧は０となる。次に又、クロツクパルス
φ3によりスイツチSW３をオンとすると、キヤパ
シタC0の電圧は更に下り、Ｖ＝（C1／C1＋C0）2V1と なる。このようにクロツクパルスφ3，φ4により
スイツチSW３，SW４を交互にｎ回オン、オフ
させた後のキヤパシタC1の電圧Ｖ（ｎ）は Ｖ（ｎ）＝（C1／C1＋C0）nV1 ………(1) となる。この電圧によるキヤパシタC1の電荷C1V
（ｎ）は、クロツクパルスφ2により第２スイツチ
SW２がオンになつたとき全てキヤパシタC2に転
送され、端子１２の出力電圧V2はV2＝−C1／C2Ｖ （ｎ）となる。従つて、この場合の時定数τは となる。
１がオンになると、主キヤパシタC1には電圧V1
が充電される。次にクロツクパルスφ3によりス
イツチSW３をオンにすると、キヤパシタC1の電
圧ＶはＶ＝C1／C1＋C0V1となる。この状態でクロツ クパルスφ4によりスイツチSW４のみをオンとす
ると副キヤパシタC0の電荷は放電されて、その
両端電圧は０となる。次に又、クロツクパルス
φ3によりスイツチSW３をオンとすると、キヤパ
シタC0の電圧は更に下り、Ｖ＝（C1／C1＋C0）2V1と なる。このようにクロツクパルスφ3，φ4により
スイツチSW３，SW４を交互にｎ回オン、オフ
させた後のキヤパシタC1の電圧Ｖ（ｎ）は Ｖ（ｎ）＝（C1／C1＋C0）nV1 ………(1) となる。この電圧によるキヤパシタC1の電荷C1V
（ｎ）は、クロツクパルスφ2により第２スイツチ
SW２がオンになつたとき全てキヤパシタC2に転
送され、端子１２の出力電圧V2はV2＝−C1／C2Ｖ （ｎ）となる。従つて、この場合の時定数τは となる。
尚、第５図ではｎ＝３となるようにクロツクパ
ルスφ3，φ4を発生させたが、これらのパルスに
よりｎの値を任意に選べること明らかである。
ルスφ3，φ4を発生させたが、これらのパルスに
よりｎの値を任意に選べること明らかである。
本発明によれば、例えばクロツク周期Ｔ＝
125μsのパルスφ1，φ2を用いて、時定数τ＝1sec
の低周波波回路が次の如く容易にLSI化でき
る。
125μsのパルスφ1，φ2を用いて、時定数τ＝1sec
の低周波波回路が次の如く容易にLSI化でき
る。
すなわち、半導体基板上でのキヤパシタC1，
C2，C0の所要面積が最小となる条件を考慮する
と、 となるから、ｎ＝３の場合には C2／C1＝9.46、C0／C1＝8.46 ………(4) を満足すればよい。従つて、例えばC1＝0.5pFに
した場合、C2＝4.72pF、C0＝4.23pFとすればよ
く、全てのキヤパシタを容量比設定を高精度に行
なえるLSIに適した寸法範囲に選ぶことが可能と
なる。
C2，C0の所要面積が最小となる条件を考慮する
と、 となるから、ｎ＝３の場合には C2／C1＝9.46、C0／C1＝8.46 ………(4) を満足すればよい。従つて、例えばC1＝0.5pFに
した場合、C2＝4.72pF、C0＝4.23pFとすればよ
く、全てのキヤパシタを容量比設定を高精度に行
なえるLSIに適した寸法範囲に選ぶことが可能と
なる。
第６図は本発明の他の実施例を示す。この回路
はクロツクパルスφ1で２つの第１スイツチSW
１，SW１′を同時にオンにし、クロツクパルス
φ2で２つの第２スイツチSW２，SW２′を同時に
オンさせることにより、入力端子１１からのサン
プル電圧を極性反転させて端子１３に取り出す形
式のスイツチド・キヤパシタ回路に本発明を適用
した例である。主キヤパシタC1に対する副キヤ
パシタC0、第３、第４スイツチSW３，SW４の
接続関係は第４図と同じであり、これらのスイツ
チを第５図の関係にあるクロツクパルスで動作さ
せることにより、C1の等価的な容量が小さくな
ることは明らかである。
はクロツクパルスφ1で２つの第１スイツチSW
１，SW１′を同時にオンにし、クロツクパルス
φ2で２つの第２スイツチSW２，SW２′を同時に
オンさせることにより、入力端子１１からのサン
プル電圧を極性反転させて端子１３に取り出す形
式のスイツチド・キヤパシタ回路に本発明を適用
した例である。主キヤパシタC1に対する副キヤ
パシタC0、第３、第４スイツチSW３，SW４の
接続関係は第４図と同じであり、これらのスイツ
チを第５図の関係にあるクロツクパルスで動作さ
せることにより、C1の等価的な容量が小さくな
ることは明らかである。
以上説明したように、本発明はSW−Ｃ回路の
主キヤパシタに並列に電荷調整用の副キヤパシタ
を設けることにより、LSI化に適した寸法で形成
したキヤパシタの等価的な容量値を任意に制御で
きるようにしたものである。式(2)、(3)、(4)からも
明らかなように、本発明のSW−Ｃを用いた積分
回路は、従来と同様に時定数精度をキヤパシタ間
の容量値の相対精度とクロツク周期の精度だけで
決定できる。この場合、要求される時定数が大き
くても、LSI基板上での各キヤパシタの実際の寸
法比は小さくできるため、所望の回路特性を精度
よく且つキヤパシタ占有面積を抑えて実現できる
利点があり、本発明は上記実施例に限らずSW−
Ｃ回路を用いる各種の回路に適用して極めて大き
な効果がある。
主キヤパシタに並列に電荷調整用の副キヤパシタ
を設けることにより、LSI化に適した寸法で形成
したキヤパシタの等価的な容量値を任意に制御で
きるようにしたものである。式(2)、(3)、(4)からも
明らかなように、本発明のSW−Ｃを用いた積分
回路は、従来と同様に時定数精度をキヤパシタ間
の容量値の相対精度とクロツク周期の精度だけで
決定できる。この場合、要求される時定数が大き
くても、LSI基板上での各キヤパシタの実際の寸
法比は小さくできるため、所望の回路特性を精度
よく且つキヤパシタ占有面積を抑えて実現できる
利点があり、本発明は上記実施例に限らずSW−
Ｃ回路を用いる各種の回路に適用して極めて大き
な効果がある。
第１図Ａ，Ｂは抵抗素子を用いた従来のRC積
分回路と入出力信号とを示す図、第２図は抵抗素
子の代りに従来のスイツチド・キヤパシタを用い
た積分回路を示す図、第３図は上記第２図回路の
動作説明のための信号波形図、第４図は本発明の
スイツチド・キヤパシタを用いた積分回路を示す
図、第５図は上記第４図回路の動作説明のための
信号波形図、第６図は本発明によるスイツチド・
キヤパシタの他の実施例を示す図である。
分回路と入出力信号とを示す図、第２図は抵抗素
子の代りに従来のスイツチド・キヤパシタを用い
た積分回路を示す図、第３図は上記第２図回路の
動作説明のための信号波形図、第４図は本発明の
スイツチド・キヤパシタを用いた積分回路を示す
図、第５図は上記第４図回路の動作説明のための
信号波形図、第６図は本発明によるスイツチド・
キヤパシタの他の実施例を示す図である。
Claims (1)
- 【特許請求の範囲】 １ 第１スイツチを介して充電し、充電された電
荷を第２スイツチを介して放電させる主キヤパシ
タに並列に、第３スイツチを介して副キヤパシタ
を接続し、前記副キヤパシタには放電用の第４ス
イツチを設け、前記第２スイツチのオン動作前に
前記第３スイツチをオン・オフ動作させて、前記
主キヤパシタの電荷の一部を、該主キヤパシタと
前記副キヤパシタとの容量比に対応した比率で、
前記副キヤパシタに移すことを特徴とするスイツ
チド・キヤパシタ回路。 ２ 上記第１スイツチが動作してから、上記第２
スイツチが動作するまでの期間に、上記第３スイ
ツチと上記第４スイツチを交互に複数回オン・オ
フ動作させることを特徴とする第１項記載のスイ
ツチド・キヤパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3892280A JPS56136019A (en) | 1980-03-28 | 1980-03-28 | Switched capacitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3892280A JPS56136019A (en) | 1980-03-28 | 1980-03-28 | Switched capacitor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56136019A JPS56136019A (en) | 1981-10-23 |
| JPS631773B2 true JPS631773B2 (ja) | 1988-01-14 |
Family
ID=12538708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3892280A Granted JPS56136019A (en) | 1980-03-28 | 1980-03-28 | Switched capacitor circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56136019A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883423A (ja) * | 1981-02-21 | 1983-05-19 | Shinsaku Mori | スイツチド・キヤパシタ回路 |
| JPH02213215A (ja) * | 1989-02-13 | 1990-08-24 | Mitsubishi Electric Corp | スイツチトキャパシタ回路 |
-
1980
- 1980-03-28 JP JP3892280A patent/JPS56136019A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56136019A (en) | 1981-10-23 |
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