JPH0287579A - 半導体デヴァイスの製造方法 - Google Patents

半導体デヴァイスの製造方法

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JPH0287579A
JPH0287579A JP1183806A JP18380689A JPH0287579A JP H0287579 A JPH0287579 A JP H0287579A JP 1183806 A JP1183806 A JP 1183806A JP 18380689 A JP18380689 A JP 18380689A JP H0287579 A JPH0287579 A JP H0287579A
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リンダ　ジェ．ダウン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置の製造方法、特にメサ半導体構
造にパッシベート（不活性化）されたＰ−Ｎ接合を形成
する方法に関する。不活性化層は、メサ側壁上に２酸化
シリコンを成長させることによって形成される。この発
明は、酸化中に発生するＰ−Ｎ接合の湾曲を補償してＰ
−Ｎ接合を相対的に平担にする方法を提供する。
〔従来の技術〕
１９８８年４月２６日に特許されたＥｉｎｔｈｏｖｅｎ
ｅｔ　ａ１発明の米国特許第４．７４０．４７７号には
、メサ構造体にＰ”　／Ｎ−／Ｎ−接合をもつ半導体装
置が開示ぎれている。このメサ構造体は、不等方性エツ
チングにより形成できるもので、メサの壁面は、上面か
らＮ−／Ｐ・接合に向って外方向に傾斜している。メサ
をエツチングした後、高濃度のＮ°領領域、メサの中に
深く拡散されているが、メサの基板の下までには到達し
ていない、メサの側壁近傍の拡散は、Ｎ−層に貫通して
ゆくにつれ、Ｎ−層に対し一般に凹形状を形成する。そ
の結果、メサの側壁近傍の僅かにドープしたＮ−領域の
肉厚は、内部領域で僅かにドープした領域の肉厚より大
きく形成される。そのため、メサの側壁近傍の電界は減
少し、表面ブレークダウンの傾向は減少する。メサはま
た、半導体装置をパッシベートするため側壁のまわりに
に＆長する二酸化シリコン層を含んでいる。
上記米国特許のメサ構造体は、特に低コストの接合を要
求している応用面で高い効果をもっことが認められてい
るが、干渉的に僅かにドープした領域なしに容積（バル
ク）ブレークダウンで、拡散Ｐ−Ｎ接合を形成すること
が望ましい、寄生的ブレークダウンを阻止するため、成
長した酸化層で拡散Ｐ−Ｎ接合をパッシベートするため
の種々の試みがなされている。しかし、酸化工程が酸化
層近傍のＰ−Ｎ接合の一部をＰ層に向って湾曲させる故
に、ブレークダウン屯圧が酸化層近傍で生じてしまう。
〔発明の目的〕
この発明の主たる目的は、所与のバルクブレークダウン
に対し、上記拡散Ｐ−Ｎｌａ合部によって示されたより
も大きなブレークダウン電圧で酸化層近傍Ｐ−Ｎ接合を
形成するようにしたＰ−Ｎ接合の形成方法を提供するこ
とにある。
この発明の他の目的は、側壁の周囲に成長した二酸化シ
リコン層でパッシベートされたメサ構造体に上記特徴を
もつＰ−Ｎ接合を形成することにある。
この発明の他の目的は、バルク領域で電子雪崩ブレーク
ダウンを示すツェナーダイオード及びその他のタイプの
ダイオードとして有益な前記特徴をもつ半導体装置を提
供することにある。
更に、この発明の他の目的は、酸化層近傍の拡散Ｐ＝Ｎ
接合部の湾曲を、対向する方向にＰ−Ｎ接合を湾曲させ
る拡散と酸化によって補償することにある。
〔発明の構成〕
この発明に係る半導体装置の製造方法によれば、まず、
浅い比較的高濃度のＮ゛層を、比較的低濃度のＰ領域に
拡散させ、Ｐ−Ｎ接合を形成する８次に、ウェーハがＮ
°層からＰ領域にエツチングされ、複数のメサ構造体を
つくる。各構造体は側壁を交叉するＰ−Ｎ接合をもつ０
次に、この発明の特徴としては、装置をパッシベートす
るためメサの側壁に酸化層を成長させる。しかし、酸化
工程は、酸化層の近傍でＰ−Ｎ接合をＰ領域に向って湾
曲させる０次に、Ｐ−Ｎ接合は、拡散前面をもつメサの
中に深く拡散される。なお、この拡散前面は、Ｐ、−Ｎ
接合を不活性化する酸化の近傍でＮ゛層　に向って湾曲
させる傾向をもっている。拡散は、酸化工程によって生
じた湾曲を補償するように行なわれる。酸化工程と拡散
工程は、別々に行うこともできるし、また、両工程を連
続的に行うこともできる、また、酸化工程と第２の拡散
工程の順序を逆にするとこともできる。ただし１両工程
によって生じた湾曲部を互いに相殺することが必要であ
る。さらに、湾曲部に対する補償を改善するため、次の
酸化、拡散が実施される。
その結果生成した半導体装置は、実質的に平担なＰ−Ｎ
接合をもつメサ半導体構造からなるもので、装置をパッ
シベートするためメサ構造体の側壁とその側壁上の成長
酸化層を交差させている。
不活性酸化層近傍のＰ−Ｎ接合は、余弦波にほぼ近い湾
曲を示し、サイクク数は実施した連続酸化且つ拡散工程
の数に依拠している。
〔実施例〕
以下、この発明の実施例を添付図面に基づいて説明する
。第１図は、Ｐ−Ｎ半導体接合ｌＯを形成するＰ形つェ
ーハ１２とＮ゛　ドーパント層１４を示す、後述すると
ころのこの発明に係る整流器は、この接合により形成さ
れる。
ウェーハ１２は、０．００３　ｏ　ｈｍ　／ｃ　ｍ及至
０、ｌｏｈｍ　　ｃｍの範囲の抵抗をもっことが望まし
いが、１０ｏｈｍ／Ｃｍの高い抵抗をもつこともできる
。実施例では、Ｐ−Ｎ接合１０は、約０．０５ｏｈｍ　
　ｃｍの抵抗をもつＰ形ホウ；にドープ済みウェーハ上
で、９２０℃の温度で約４０分間ＰＯＣ１３からリンを
析出することによって形成される。これは、Ｎ・層に、
表面的１６ｏｈｍ　／　ｓｑ、　　　のシート抵抗をも
たらす１次に、第１回拡散手段の第１段階としてウェー
ハを１．１００℃で５時間（例えば、窒素ガス中）加熱
する。これは、深さ約６ミクロンの予備的Ｐ−Ｎ接合と
、約１　、５　ｏ　ｈ　ｍ／ｓｑ、　　のシート抵抗を
もつＮ゛　リン層１４をも　たらす。次に、第１拡散工
程の第１段階が次の　とおり行なわれる。
第１拡散工程の第１段階中、ウェーハ表面に生成したリ
ン酸層は剥取られ、保護窒化層はウェーハの全表面に析
出、そしてウェーハはＰ−Ｎ接合１０ｔ−得るため２蒔
間余分に窒素ガス中で１．２５０℃に加熱する。
析出工程、すなわち、第１拡散工程と次の酸化拡散工程
（以下、説明する）の段階にとって留意すべきことは、
ウェーハは最初、比較的冷却な炉に配設され、次に炉の
温度は、熱ショックを回避するため、例えば、１分間に
５℃づつ徐々に温度を上げてゆくことである。同様、各
工程が完了した後、炉の温度を徐々に冷却する。各工程
に対する接続時間は、たとえ何らかの活性が加熱と冷却
中に発生しても温度が特定レベルに到達する時に始まり
、かつ温度が特定レベル以下に降下する時に終わる。
第１拡散工程（両段階）の完了後、ウェーハ中のＮ゛お
よびＰ不純物の濃度形状１００が第２図に図示されてい
る。ウェーハの表面は約ＩＱ２０原子価／ｃｍ３のＮ′
濃度をもち、その濃度は表面下テＭ少１．［１）　＜　
、　Ｐ　−Ｎｔ！合１０−ｃ’４ｆ、Ｎ′濃度はゼロの
純濃度をもつＰ濃度に等しい、　Ｐ−Ｎ接合１０の僅か
に上かつ下で、純濃度は接合からの距離に比例する。こ
の範囲は、“線形接合”の線形領域として説明される。
線形領域の濃度は。
１０１ｄ及至１０２４原子　価／　ｃ　ｍ　’の範囲が
好ましく（最も好ましくは、１０２０及至１０２４原子
価／Ｃｍ’）、上記実施例においては、約１０２２原子
価／　ｃ　ｍ　’　である、また、この発明では、ブレ
ークダウンでの減少領域は、線形領域を越えて拡散しな
いのが望ましい、従って、Ｐ−Ｎ接合での濃度形状はブ
レークダウン電圧を決定する。一般的には、傾斜が急こ
う配であればあるほど、ブレークダウン電圧は低くなる
。また、かかる接合は、湾曲接合より高いブレークダウ
ン電圧をもっているので、平面又は平担な接合を提供す
ることが望ましい、上述の第１拡散工程の結果として、
Ｐ−Ｎ接合ｌＯは平面もしくは平担である。これは、拡
散がウェーハの表面全体にわたり均一であることによる
ものである。
次の工程は第３図に示されている。窒化シリコン層１８
はＮ・領域１４の頂部に析出される。実施例では、低圧
蒸気析出によって行なわれ、肉厚２．０００アンゲスト
ロ一ム層を生成する。
次に、第４図に示すとおり、従来のマスクおよびエツチ
ング技術により、窒化シリコン層に島パターンが形成さ
れる。窒化シリコン層１８の島部以外の部分は、符合２
０で示されるとおり除去された部分となる。従って、窒
化シリコン層１８だけが形成されている。
次に、ウェーハは、マスクとしての窒化シリコン層１８
を利用して等方形にエツチングされ、第５図に示すよう
に三次元メサが生成される。実施例では、硝酸５部と、
フッ化水素酸３部と、酢酸３部からなる酸を使用する。
この実施例では、つ工−ハは約１５℃の温度で１〜１／
２分間酸につける。これは深さ約３０〜３５ミクロンで
、ｐ−Ｎ接合の下で伸びる堀を形成する。Ｐ−Ｎ接合は
、メサの１／３及至２／３の間で配設される。
望ましい実施例としては、メサはＵ状切頭体で、垂直線
から約１０°及至２０’の側壁傾斜をもつ、　ウェーハ
に平行な平面における各メサの断面は、窒化シリコン層
１８のマスク島パターンによって決定される。もしマス
ク島パターンが第５図に示すように複数の円形島部から
なる場合、各メサは円形の断面をもつ、しかし、正方形
のマスクパターンを利用する場合、各メサは上記平面に
おいて円形のコーナーをもつ断面正方形となる。
メサの形状は種々変更可能である。
第５図に図示されているとおり、各メサは上部窒化シリ
コン層１８と、その下部Ｎ゛領域４と、その下のウェー
ハのＰ領域１２からなる。また、各メサ内のＰ−Ｎ接合
は、メサ側壁でも平担となっている。
次に、窒化シリコン層１８の張出部２３は、洗浄等の機
械的手段で除去される。
次に、望ましくは肉厚１／２ミクロンより大きい例えば
１．９ミクロンの肉厚をもつ不活性２酸化シリコン層２
６が第５図に示す構造体に成長する。析出等その他のタ
イプの酸化工程を利用することも可能であるが、成長醜
化層が望ましい、何故なら、析出酸化層より密度が高く
かつより等質であるからである。実施例では、ウェーハ
は１．１００℃の温度で８時間蒸発させ、８．長酸化層
をつくる。留意すべき点は、酸化層露出シリコンにのみ
成長するが、窒化シリコン１８には成長しないというこ
とである。第６図はそのことを示すもので、メサの壁面
とメサの間の谷に２酸化シリコン層２６が示されている
。各メサの側壁上の酸化層は、２酸化シリコンがシリコ
ンより相当に高い電界に抵抗することができるので、装
置を不活性化して、各メサ側壁の表面が有害な環境上の
影響を受けないようにし、表面を電気的に安定させる。
これによって、シリコン表面の寄生的ブレークダウンは
阻止される。しかし、酸化工程はＰ−ＮＪｊｉ合の形状
を変化させる。
第７（ａ）図の１０４と第７（ｂ）図の１０６に示すと
おり、酸化中、ホウ素とリンの原子価の再配分が酸化層
近傍で発生する。
第７（ｃ）図の１０２に示すとおり、この結果、Ｐ−Ｎ
接合の深さは、容積においてよりも酸化層に隣接して大
きくなり、Ｐ−Ｎ接合の湾曲は第８図に示すＮ°層から
離れている。酸化層２６に近い接合部１０ａはＮ″層１
４に対し凹状となっている。
第７（Ｃ）図はまた、酸化物に隣接した接合部の濃度変
化率は、容積（バルク）内のそれより低いことを示して
いる。これは酸化層の近くでブレークダウン電圧の増大
を意味する。この増大は接合の湾曲によりブレークダウ
ンの減少に相反して働く、ある場合には、湾曲によりブ
レークダウン電圧の減少が大きくなる。その他の場合に
は、濃度変化率の減少によりブレークダウン電圧の増加
は、減少を安全に補償することができる。
次に、Ｎ°層１４はメサの中に深く拡散される。実施例
では、この第２の拡散工程は、窒素ガス中で４５分間１
，２５０℃の温度で行なわれ、そして２つの理由により
Ｐ−Ｎ接合を平担化する傾向がある。第１に米国特許等
４　、７４０　、４７７号に記載されているとおり、メ
サの側壁の傾斜は、第９（ａ）図に示すとおりＮ・層に
向ってＰ−Ｎ接合を湾曲させる傾向がある。第２に、酸
化層は第９（ｂ）図に示すとおり酸化層近傍のリン前面
の成長を妨害する。
かくて、リン前面の成長は、メサの中央又は容積よりメ
サ表面近傍でゆっくりと進む、その結果束じるリン拡散
前面の２つの影響は、ライン２７により第９（Ｃ）図に
概略的に示されている。ライン２７の湾曲部２７ａは、
シリコンの容積の拡散前面の成長に対し酸化層近傍で拡
散前面の遅れを示す、前面のある部分２７ａは、酸化層
の中に移動する。全体として、リン前面はシリコンの容
積より酸化層に沿ってより緩慢にすすむ、これは。
第９（ｃ）に示す新しい平担なＰ−Ｎ接合２８をつくる
ため第２拡散手段前に存在したＰ−Ｎ接合の凹状湾曲を
補償する。留意すべき点は、第２の拡散手段は、湾曲部
１０ａをもつＰ−Ｎ接合１０上で行なわれる。平担な接
合を示す第９（ａ）、９（ｂ）図は、第２の拡散工程を
説明するためにのみ図示されたものである。
酸化層近傍で、Ｐ−Ｎ接合の部分２８ａと２８ｂは、僅
かな湾曲をもつ０部分２８ａはＮ・層に対し凹状であり
、部分２８ｂはＮ・層に対し凸状である。しかし、最大
限の浸漬は、メサの容積（バルク）内のＰ−Ｎ接合２８
の平　面から、２ミクロン以下あるいは２ミクロンに　
等しくなるのが望ましく、上記実施例では、か　さ面以
下の約０．２ミクロンである。
さて、酸化層近傍でのブレークダウン電圧は。
第２の拡散工程前よりその後のほうが大きい、何故なら
Ｐ−Ｎ接合は実質的に平担であり、減少した濃度変化率
によりブレークダウン電圧の増大は、接合の僅かな湾曲
によ゛る減少より大きい、それ故、Ｐ−Ｎ接合が完全に
平担でなければ、ブレークダウン電圧は、容積より酸化
層近傍でなお大きい、上記実施例に伴う実験の結果、１
８ボルトの逆ブレークダウン電圧と、容積ブレークダウ
ンを示す逆ブレークダウン特性をもつＰ−Ｎ接合が得ら
れた。
この発明によれば、窒化シリコンの島マスク１８、例え
ば、プラズマエツチングにより除去され、次にＮ−層１
４の上部露出表面と２層１２の下部露出表面を、電極３
２と３４を形成するように金属被膜化する。基板はメサ
２２間で分割して、個々の整流器を形成する。
この発明の第２実施例では、始めから酸化工程までの第
１実施例で用いた材料と工程の全ては、酸化工程が１．
１００℃で８時間の加熱の代りに、１，２００℃で１０
時間の加熱に引きのばされる以外は、実施された。それ
故、酸化工程は、酸化工程のみならず、第２拡散工程を
実施する。
この酸化／拡散工程の第１段階の間に、まず酸化が発生
し、酸化は第８図１０ａに類似のＮ・層に対し、凹状Ｐ
−Ｎ接合をもたらす傾向がある。酸化／拡散段階の残り
の段階では、酸化はほとんど発生せず、それ故酸化層は
すでに厚く、実質的な拡散が発生する。この第２の拡散
工程の拡散前面の効果は、第９（Ｃ）図に示すようにＮ
°層に向ってＰ−Ｎ接合を湾曲　することにある、そし
て、酸化／拡散の結果は、第９（Ｃ）図に示す接合２８
に類似の実質的に平担なＰ−Ｎ接合となる。酸化／拡散
工程によって生じた２つの効果は、互いに補償し合う、
延長された酸化工程の故に、別個の第２拡散工程は実施
されない、第２実施例に係る方法では、約１８ボルトブ
レークダウン装置を形成するものと考えられている。
この発明に係る第３実施例では、第１実施例と同じ材料
、同じ析出工程、同じ第１拡散工程の第１段階が利用さ
れている。しかし、第１実施例におけるような第１拡散
工程の第２又は第１段階は存在しない、むしろ、第１拡
散工程の第１段階を実施した後に、窒化シリコン層析出
工程とマスク工程を第１実施例のように実施する０次に
、ウェーハを第１実施例の如くエツチングするが、１−
１／２秒ではなく、１秒間のみとする。かくて、２０−
２５ミクロンの深さの堀（モーラ）をもつメサが形成さ
れる０次に、第１実施例の如く、メサ側壁を酸化するが
、ｔ　、ｔｏｏ℃、８時間の代りにｔ　、ｔｏｏ℃、３
時間のみとする。この時、肉厚１．１ミクロンの酸化層
が形成される。別個のｉ２の拡散工程は必要ない。
むしろ、この酸化工程は、第２実施例に示す第２拡散を
引きおこす、比較的に短い酸化工程が、適正な第２拡散
をもたらし、酸化層近傍のＰ−Ｎ接合を再湾曲してそれ
によって平担化するという理由は、酸化工程直前のＰ−
Ｎ接合がメサの頂部に近ずくことによるものである。第
１拡散工程の第２段階の欠除は、Ｐ−Ｎ接合を浅くした
ままにする。第３実施例によって得た装置は、第９（Ｃ
）図に示す形状のＰ−Ｎ接合をもち、その接合は、約６
．８ボルトのブレーク　ダウンである。
上述の説明より明かなとおり、Ｐ−Ｎ接合を平担化する
ために用いる一つの技術的方法は、酸化工程後に第２拡
散をおこない、酸化によって生じたＰ−Ｎ接合の湾曲を
補償することである。かくて、その他のブレークダウン
電圧をもつＰ−Ｎ接合を形成させるため、第２拡散段階
での種々な段階の後、Ｐ−Ｎ接合の形状をテストし、第
２拡散時間及び／又は温度を増減することが望ましく、
それによって酸化層近傍のＰ−Ｎ接合の部分は、メサの
容積内のＰ−Ｎ接合の平面に実質的に位置することにな
る。
なお、第２拡散工程は第２、第３実施例と同様、酸化工
程と連続して実施することも可鋤である。また、ブレー
クダウン電圧は、２つの拡散工程の合計拡散時間に基づ
いており、一方第２拡散工程の持続時間は、酸化工程に
よって生じた湾曲を補償するために選択される０例えば
、第２拡散工程を１時間長くし、第１拡散工程を１時間
短かくすることによって、同じバルクブレークダウンを
期待することができ、一方、酸化層近傍のブレークダウ
ン電圧は非常に　異なるものとなる。
また、上述の第１．第２、第３実施例の代りに、不活性
化した実質的に平担化したＰ−Ｎ接合を形成することも
できる。
第１拡散工程の最終段の持続時間を２時間の代りに１時
間（１，２５０℃）短かくする以外は。
上記順序で第１実施例の全ての工程を実施することがで
きる。すなわち、第２拡散・酸化工程の順序を切りかえ
、つまり、酸化工程前に第２拡散工程を実施しくしかし
エツチング工程後）、第２工程の持続時間を４５分の代
りに１時間４５分延長して（１，２５０℃）、かつ、酸
化工程の持続時間を８時間の代りに１６時間に延長する
（１，１００℃）、この場合、第２拡散工程は。
Ｎ・層に向って平面のＰ−Ｎ接合を湾曲する。第９（ａ
）図に示す方法では、メサ側壁の傾斜は。
部、湾曲を引きおこす０次に、酸化工程は第１実施例で
説明した理由で、Ｎ°層からＰ−Ｎ接合を湾曲させるこ
とによってＰ−Ｎ接合を実質的に平担化する。その結果
は第９（Ｃ）図に示すＰ−Ｎ接合２８に等しくなる。
上記酸化・拡散工程から生じたＰ−Ｎ接合２８は、コサ
イン波の半サイクルに匹敵する。さらに、たとえ平担Ｐ
−Ｎ接合の結果として、最初の酸化工程によって生じた
湾曲に対する補償は付加的酸化・拡散工程を実施するこ
とにより達成できる。上述したように、メサ構造体の形
成後、例えば、２つの別個の酸化・拡散工程は、第１５
図に示すとおり、改良された平担Ｐ−Ｎ接合８０をもた
らす、メサ側壁８４近傍のＰ−Ｎ接合の形状は、第１５
図８２ａ、８２ｂ、８２ｃによッテ形成された１−１／
２　　サイクルのコサイン波に近似している。この構　
成は、第９（Ｃ）図の２８ａ、２８ｂ、２８ｃの　補償
より実質的に平担化している。
第１５図に示す改良された実質的に平担なＰ−Ｎ接合を
得るために、メサは第１図及至第６図に示したと同じ方
法で準備される。メサが形成された後、次の酸化・拡散
工程を実施する。
酸化　１．１００℃、　６時間、　蒸気拡散　１，２５
０℃、　２０分、　　Ｎ２酸化　ｉ　、ｔｏｏ℃、　　
２時間、　蒸気拡散　１，２５０℃、　２５分、　Ｎ２
付加的補償は、メサ側壁近傍のＰ−Ｎ接合をさらに平担
化させるため次の酸化・補償拡散工程を利用して実施可
能である。メサの形成後に実施される酸化・補償拡散工
程の望ましい回数は、製造される特定の装置に利用でき
るようにコストと性Ｉｍを考慮して行なわれる。
以上、この発明に係る半導体装置の製造方法とその結果
製造された半導体装置について説明してきた。しかし、
この発明は以上の実施例に限定されることなく、その具
体的構成は、この発明の範囲に反しない限り、種々変更
回旋である。
例えば、傾斜側壁の代りに垂直側壁のメサを。
ガス雰囲気中のプラズマエツチングにより、ガス分子を
加速化させる電荷で形成してもよい。
また、第１図に・示したＰ−Ｎ接合は、最初、Ｐ層又は
領域をＮウェーハに拡散し、次にＮ°層をＰ層に拡散す
ることによって形成することもできる。この場合、次の
メサエッチは、Ｎ°層全体に、Ｐ層は部分的に浸透する
。なお、この発明の他の実施例としては、第１図に対応
する別のＰ−Ｎ接合を形成することもできる。この場合
、最初、Ｐ層層又は領域をＰウェーハに拡散し、次にＮ
・・層をＰ層を拡散することによって形成させる０次の
メサエッチは、Ｎ”−層全体に、Ｐ・層は、部分的に浸
透してゆく。
また、ツェナーダイオードを所望のブレークダウン電圧
又はその他の装置で形成するため、第１２．１３及び１
４図に示す酸化に対し、第２拡散工程を部分的にミスマ
ツチさせてもよい、酸化層近傍のＰ−Ｎ接合の端部５８
ｃと６０ｃは、接合のかさ面より下に位置し、一方酸化
層近傍のＰ−Ｎ接合の端部６２ｃは、接合のかさ面より
上に位置する０通常、端部５８ｃと６００は、かさ面よ
り下、０．５ミクロン以下であるが、かさ面より下、２
ミクロンまでとすることができる。また、通常端部６２
ｃはかさ面より上、０．５ミクロン以下であるが、かさ
面より上、４ミクロンまでとすることができる。各ケー
スにおいて、湾曲はＮ−層に対し、凹部５８ａ、６０ａ
又は６２ａを有し、Ｎ°層に対しては、凸部５８ｂ、６
０ｂ又は６２ｂを有する。これら３つのケース全て共通
することは、酸化層近傍のブレークダウン電圧は、バル
クブレークダウンより高く、また、第２拡散なしで、同
様に高くなるが、完全な組合わせの場合、酸化層近傍の
ブレークダウン電圧は、バルクブレークダウン以下とな
る。
さらに、この発明の他の実施例では、酸化は１．０００
℃以上の温度で加熱することが望ましい。
〔発明の効果〕
この発明に係る半導体装置の製造は、前述した構成と特
徴を具えており１その製造方法で得た半導体装置は、実
質的に平担なＰ−Ｎ接合をもつメサ構造体からなるもの
で、装置を不活性化（パッシベート）するためメサ構造
体の側壁とその側壁上の成長酸化層（２酸化シリコン）
を交差させている。不活性酸化層近傍のＰ−Ｎ接合は、
余弦波にほぼ近い湾曲をもつ、このようにメサ側壁上に
成長酸化層を形成して、酸化中に発生するＰ−Ｎ接合の
湾曲を補償してＰ−Ｎ接合を相対的に平担化させること
ができ、極めて性能の優れた不活性化されたＰ−Ｎ接合
を有する半導体装置を形成することができる。
【図面の簡単な説明】
第１°図は　ｐ４＋　不純物を一定の深さにドープした
Ｐ形つェーハの半径に交差する平面上の断面図である。 ドープされたウェーハは、この発明に係る複数のＰ−Ｎ
接合を形成するために便用される　Ｎ４層は肉ｌＩＸを
過大に図示し、Ｐ形層は拡大をおさえて示している。 第２ＵＡは、第１図ウェーへのＮ＋およびＰの濃度分布
を示すグラフである。 第３図は、この発明の一つの製造工程である窒化シリコ
ンで被覆したウェーハを示し、第１図同様同−平面上の
断面図である。 第４図は、この発明の一つの製造工程にしたがって、窒
化シリコンで形成された島マスクを具えた第３Ｉ２Ｉウ
エーへの断面図である。 第５図は、第４図ウェーハで形成したマスクを具えたメ
サ構造体の斜視図である。 第６図は、第５１２］メサ栖造体の６−６線の継断面図
で、メサ構造体は島マスクを縁取りするため除去され、
その側壁は２酸化シリコンの成ＪＬ　ＩＩＪで不活性化
されている。　第６図はまた、Ｐ−Ｎ接合の形状の不活
性効果を示す、　説明を舞い画にするため、　Ｉ’ｌＩ
Ｉ化層近ｆ力のＰ−Ｎ接合の湾曲は誇大に図示している
。 第７（ａ）図は、５　　ｘ　　１０　　ホウ酸原子（１
１／　ｃ　ｍ　　でドープしたウェーハのホウ累４度グ
ラフを示すもので、蒸気温度１１００度Ｃで８時間にわ
たる第６図に示す酸化前後のホウ素の濃度ｉｉ！！能を
示す、　新しいシリコン表面のホウ素濃度は、はぼ２の
係数減少した。 第７　（＋）　）図は、５　　ｘ　　ＩＱ　　リン原子
渣／　ｃ　ｍ　　でドープしたウェーハのリン濃度のグ
ラフを示すもので、蒸気温度１１．　ＯＯ度Ｃで８時間
にわたる第６図に示す酸化前後のリンの濃度機能を示す
、新しいシリコン表面のリン濃度は、はぼ２の係数増大
した。 第７（ｃ）図は、第６図の酸化工程後のメサ構造体の側
壁近傍およびその内部又は容櫃（バルク）中のＮ　およ
びＰドーパントの４度形状を示すグラフである。 第８［２！は、第６図の一部を拡大した説明図で、Ｐ−
Ｎ接合が２酸化シリコン層に接している状態を示し、ま
た、Ｐ−Ｎ接合の形状に置ける酸化のｌｔｊ　’ｆｆを
誇大に示している。 第９（ａ）図は、次の拡散によってＮドーパントがシリ
コンの中に深く拡散するとき、傾斜した側壁を持っメサ
構造体中の平面Ｐ−Ｎ接合に何が生じているがをを示す
図である。　いくつかのリン原子はメサの形成中に除去
されたので、拡散前面はＮＪＩＩＩに対し５吠となって
いる。　この現象は、前記米国特許第４　、’７４０．
４７７号に詳しく説明されている。　留意すべき点は、
この発明の第１実施例の一部として下記に説明する第２
拡散は、第９（ａ）図に示す平面Ｐ−Ｎ接合上ではなく
、湾曲Ｐ−Ｎ接合上で実施される。 第９（ｂ＞図は、次の拡散によりドーパントがシリコン
の中に深く拡散するとき、垂直側壁を持つメサ構造体の
平面Ｐ−Ｎ接合に何が生じているかを示す図である。　
接合は上方向に湾曲する傾向を持つ、　なぜなら酸化物
中のリンの拡散は、シリコン中のリンの拡散よりがなり
遅くすすむからである、その結果、酸化物に沿ったリン
前面は、はとんどリンの存在がなく酸化物を通過し、ま
た前面の多少のリンは酸化物の中にはいる。 酸化物と境界を接するリン前面は、酸化物の側面でリン
原子を喪失し、酸化物に沿ったリン前面は、シリコンの
容積中の平均リン前面よりゆっくりと進む、　留意すべ
き点は、この発明の第１実施例の１部として下記に説明
する第２拡散は、第９（ｂ）図の平面Ｐ−Ｎ接合上では
なく、湾曲Ｐ−Ｎ接合上で実施される。 第９（ｃ）図は、第８図Ｐ−Ｎ接合を上部実線で、第２
拡散の効果を破線で示した説明図である。　第２拡散工
程後に生じたＰ−Ｎ接合は、下部実線で示されており、
Ｐ−Ｎ接合の湾曲は誇大に図示されている。 第１０［！ｌは、第９（Ｃ）図に示す第２拡散工程の後
のメサ構造体の第６図同−平面上の断面図である。　し
かし、酸化層近傍のＰ−Ｎ接合の小湾曲は極めて小さい
ため図示されていない。 第１１図は、シリコン窒化マスクが除去され、かつ金属
電極が形成された後の第１０図メサ構造体の第１０国事
面上の断面図である。 第１２図は、湾曲を誇張して図示したこの発明に係るＰ
−Ｎ接合の一実施例の説明図である。 第１３図は、同様に湾曲を誇張して図示したこの発明に
係るＰ−Ｎ接合の一実施例の説明図である。 第１４図は、同様に湾曲を誇張して図示したこの発明に
係るＰ−Ｎ接合の一実施例の説明図である。 第１５図は、この発明に係る製造方法で形成したＰ−Ｎ
接合の説明図で、メサ形成後、２回の酸化／拡散工程が
実施されたものである。 １０　。 １２　。 １４　。 １８　。 ２２　。 ２６　。 Ｐ−Ｎ接合 Ｐ形つェーハ Ｎ＋ドーパント 、窒化シリコン層（マスク） 、メサ ２酸化シリコン層 ＦＩＧ　７ ＦＩＧ、　５ ＦＩＧ　２ ＦＩＧ、　６ ＦＩＧ、　Ｊ ＦＩＧ　４ Ｆｌとブ　７（ａ） ＦＩＧ、９（ｔソ ＦＩＧ、　　７（ｂ〕 ＦＩＧ　ＩＩ Ｆｌ６．１０

Claims (1)

  1. 【特許請求の範囲】 （１）Ｐ−Ｎ接合を有する半導体ウェーハを具え、 前記ウェーハにメサ構造体を形成して、Ｐ−Ｎ接合がメ
    サ全体を横断して、その側壁を交差させ、メサの側壁を
    酸化して、Ｐ−Ｎ接合がメサ側壁の近傍で湾曲するよう
    にし、 前記酸化工程によって生じた湾曲より対向方向に、メサ
    側壁の近傍でＰ−Ｎ接合を湾曲させる傾向にある拡散前
    面で、Ｐ−Ｎ接合を半導体ウェーハの中に拡散させるこ
    とによってＰ−Ｎ接合の湾曲を補償する、 以上の工程よりなる半導体装置の製造方法。 （２）メサ側壁をさらに酸化して、その後、Ｐ−Ｎ接合
    をさらに補償拡散する工程からなる請求項１記載の半導
    体装置の製造方法。 （３）メサ側壁近傍のＰ−Ｎ接合をさらに平坦化するた
    め付加的酸化及び補償拡散工程を具えた請求項２記載の
    半導体装置の製造方法。 （４）Ｐ−Ｎ接合は、Ｐ形領域に拡散したＮ形層をもつ
    Ｐ形半導体領域を具えた請求項２記載の半導体装置のの
    製造方法。 （５）Ｎ形層は、Ｐ形層より高い濃度を有する請求項４
    記載の半導体装置の製造方法。 （６）メサは、切頭体形状を呈した請求項１記載の半導
    体装置の製造方法。 （７）Ｐ−Ｎ接合は、Ｐ形領域に拡散したＮ形層をもつ
    Ｐ形半導体領域を具え、Ｎ形層は切頭体の頂部に位置し
    、Ｐ−Ｎ接合は、補償工程中切頭体の基部に向って拡散
    する請求項６記載の半導体装置の製造方法。 （８）メサ側壁を引き続き酸化し、その後Ｐ−Ｎ接合を
    引き続き補償拡散する工程よりなる請求項７記載の半導
    体装置の製造方法。 （９）前記酸化工程と補償工程は、個別の工程として実
    施される請求項２記載の半導体装置の製造方法。 （１０）前記酸化工程と補償工程は、酸化環境の中で一
    つの連続的な工程として実施される請求項２記載の半導
    体装置の製造方法。 （１１）Ｐ−Ｎ接合を形成するためＰ形領域にＮ形層を
    拡散し、 ウェーハ内にメサを形成して、Ｐ−Ｎ接合がメサ全体を
    横断し、メサの側壁を交差させ、 メサ構造体の側壁を酸化して、酸化がその側壁近傍でＰ
    形領域に向ってＰ−Ｎ接合を湾曲させ、前記側壁近傍で
    Ｎ形層に向ってＰ−Ｎ接合を湾曲させる拡散前面によっ
    て、Ｐ−Ｎ接合をＰ形領域に深く拡散させる、以上の工
    程からなり、拡散工程によって生じた湾曲が酸化工程に
    よって生じた湾曲を補償して、実質的に平担なＰ−Ｎ接
    合を形成するようにした半導体装置の製造方法。 （１２）前記拡散工程後側壁を再び酸化し、その第２酸
    化工程後、Ｐ−Ｎ接合をＰ形領域にさらに深く拡散させ
    る工程からなり、 上記付加的酸化と拡散工程は、Ｐ−Ｎ接合を一層平担に
    するようにした請求項１１記載の半導体装置の製造方法
    。 （１３）Ｐ−Ｎ接合を一層平担化するため付加的酸化・
    拡散工程を実施する工程からなる請求項１２記載の半導
    体装置の製造方法。 （１４）Ｎ形層はＰ形領域より高い濃度をもつ請求項１
    １記載の半導体装置の製造方法。 （１５）Ｎ形層はＰ形領域より高い濃度をもつ請求項１
    ２記載の半導体装置の製造方法。 （１８）メサは切頭体の形状を有し、Ｎ形層は切頭体の
    頂部に位置して、Ｐ−Ｎ接合は拡散工程中接頭体に向っ
    て拡散した請求項第１１記載の半導体装置の製造方法。 （１７）拡散工程後側壁を再び酸化し、 その第２酸化工程後、Ｐ−Ｎ接合をＰ形領域になお深く
    拡散させる工程からなり、 上記付加的酸化と拡散工程は、Ｐ−Ｎ接合を一層平担す
    るようにした請求項１６記載の半導体装置の製造方法。 （１８）Ｐ−Ｎ接合を一層平担化するため、付加的酸化
    と拡散工程を実施する請求項１７記載の半導体装置の製
    造方法。 （１９）前記付加的酸化と拡散工程は、別個の工程とし
    て実施される請求項１６記載の半導体装置の製造方法。 （２０）前記付加的酸化と拡散工程は、酸化環境におい
    て一つの連続的な工程として実施される請求項１６記載
    の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005505913A (ja) * 2001-05-22 2005-02-24 ゼネラル セミコンダクター，インク． 低電圧パンチスルー双方向過渡電圧抑制素子及びその製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5166769A (en) * 1988-07-18 1992-11-24 General Instrument Corporation Passitvated mesa semiconductor and method for making same
JPH04216682A (ja) * 1990-12-18 1992-08-06 Sumitomo Electric Ind Ltd 受光素子
US5268310A (en) * 1992-11-25 1993-12-07 M/A-Com, Inc. Method for making a mesa type PIN diode
US6043548A (en) * 1993-04-14 2000-03-28 Yeda Research And Development Co., Ltd. Semiconductor device with stabilized junction
JP4129106B2 (ja) 1999-10-27 2008-08-06 三菱電機株式会社 半導体装置
EP1169739A1 (en) * 1999-12-08 2002-01-09 Koninklijke Philips Electronics N.V. Semiconductor device with a diode, and method of manufacturing such a device
JP4208172B2 (ja) * 2000-10-31 2009-01-14 シャープ株式会社 フォトダイオードおよびそれを用いた回路内蔵受光素子
US6600204B2 (en) * 2001-07-11 2003-07-29 General Semiconductor, Inc. Low-voltage punch-through bi-directional transient-voltage suppression devices having surface breakdown protection and methods of making the same
KR100927256B1 (ko) * 2004-07-09 2009-11-16 엘지전자 주식회사 제너다이오드가 집적된 발광소자 서브마운트 제작방법
US8445917B2 (en) 2009-03-20 2013-05-21 Cree, Inc. Bidirectional silicon carbide transient voltage suppression devices
US8502273B2 (en) 2010-10-20 2013-08-06 National Semiconductor Corporation Group III-nitride HEMT having a well region formed on the surface of substrate and contacted the buffer layer to increase breakdown voltage and the method for forming the same
US8513703B2 (en) 2010-10-20 2013-08-20 National Semiconductor Corporation Group III-nitride HEMT with multi-layered substrate having a second layer of one conductivity type touching a top surface of a first layers of different conductivity type and a method for forming the same
CN112909078B (zh) * 2021-02-08 2022-11-29 临沂卓芯电子有限公司 一种高压超快恢复二极管芯片及其制造方法
US11705490B2 (en) * 2021-02-08 2023-07-18 Applied Materials, Inc. Graded doping in power devices
CN114335190A (zh) * 2021-12-21 2022-04-12 南通康芯半导体科技有限公司 一种简化制程的刀刮二极管芯片及其制作方法
CN114171385A (zh) * 2022-02-14 2022-03-11 浙江里阳半导体有限公司 一种低压瞬态抑制二极管及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5227274A (en) * 1975-08-25 1977-03-01 Hitachi Ltd Semiconductor unit and its manufacturing process
JPS58103177A (ja) * 1981-12-15 1983-06-20 Nec Corp 半導体装置
JPS59100563A (ja) * 1982-11-30 1984-06-09 Sharp Corp メサ型半導体装置の製造方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL246742A (ja) * 1958-12-24
US3089794A (en) * 1959-06-30 1963-05-14 Ibm Fabrication of pn junctions by deposition followed by diffusion
NL262701A (ja) * 1960-03-25
NL268758A (ja) * 1960-09-20
GB1074287A (en) * 1963-12-13 1967-07-05 Mullard Ltd Improvements in and relating to semiconductor devices
US3333326A (en) * 1964-06-29 1967-08-01 Ibm Method of modifying electrical characteristic of semiconductor member
US3491434A (en) * 1965-01-28 1970-01-27 Texas Instruments Inc Junction isolation diffusion
GB1068392A (en) * 1965-05-05 1967-05-10 Lucas Industries Ltd Semi-conductor devices
US3378915A (en) * 1966-03-31 1968-04-23 Northern Electric Co Method of making a planar diffused semiconductor voltage reference diode
US3432919A (en) * 1966-10-31 1969-03-18 Raytheon Co Method of making semiconductor diodes
DE2031831A1 (de) * 1969-06-27 1972-03-02 Hitachi Ltd Halbleiterdiode und Verfahren zu ihrer Herstellung
US3701696A (en) * 1969-08-20 1972-10-31 Gen Electric Process for simultaneously gettering,passivating and locating a junction within a silicon crystal
US3663321A (en) * 1969-11-14 1972-05-16 Trw Inc Alloy diode characteristics control method
US3669773A (en) * 1970-02-24 1972-06-13 Alpha Ind Inc Method of producing semiconductor devices
GB1315479A (en) * 1970-06-24 1973-05-02 Licentia Gmbh Method for manufacturing diodes
US3706129A (en) * 1970-07-27 1972-12-19 Gen Electric Integrated semiconductor rectifiers and processes for their fabrication
US3674995A (en) * 1970-08-31 1972-07-04 Texas Instruments Inc Computer controlled device testing and subsequent arbitrary adjustment of device characteristics
US3746587A (en) * 1970-11-04 1973-07-17 Raytheon Co Method of making semiconductor diodes
US3685141A (en) * 1971-04-05 1972-08-22 Trw Inc Microalloy epitaxial varactor
US3689993A (en) * 1971-07-26 1972-09-12 Texas Instruments Inc Fabrication of semiconductor devices having low thermal inpedance bonds to heat sinks
US3767485A (en) * 1971-12-29 1973-10-23 A Sahagun Method for producing improved pn junction
US3832246A (en) * 1972-05-22 1974-08-27 Bell Telephone Labor Inc Methods for making avalanche diodes
US3849789A (en) * 1972-11-01 1974-11-19 Gen Electric Schottky barrier diodes
DE2324780C3 (de) * 1973-05-16 1978-07-27 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zum Herstellen eines Halbleiterbauelements
US3895429A (en) * 1974-05-09 1975-07-22 Rca Corp Method of making a semiconductor device
US3954524A (en) * 1974-07-26 1976-05-04 Texas Instruments Incorporated Self-aligning photoresist process for selectively opening tops of mesas in mesa-diode-array structures
GB1485015A (en) * 1974-10-29 1977-09-08 Mullard Ltd Semi-conductor device manufacture
US4064620A (en) * 1976-01-27 1977-12-27 Hughes Aircraft Company Ion implantation process for fabricating high frequency avalanche devices
JPS5313366A (en) * 1976-07-22 1978-02-06 Fujitsu Ltd Manufacture of mesa-type semiconductor device
DE2755168A1 (de) * 1977-12-10 1979-06-13 Itt Ind Gmbh Deutsche Verfahren zur herstellung von halbleiterbauelementen
US4138280A (en) * 1978-02-02 1979-02-06 International Rectifier Corporation Method of manufacture of zener diodes
US4373255A (en) * 1979-06-19 1983-02-15 The United States Of America As Represented By The Secretary Of The Air Force Method of making oxide passivated mesa epitaxial diodes with integral plated heat sink
JPS57166078A (en) * 1981-04-06 1982-10-13 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
JPS6084871A (ja) * 1983-10-14 1985-05-14 Matsushita Electric Works Ltd メサ形半導体
JPS60186071A (ja) * 1984-03-05 1985-09-21 Nec Corp 半導体装置の製造方法
JPS6232646A (ja) * 1985-08-05 1987-02-12 Mitsubishi Electric Corp ゲ−トタ−ンオフサイリスタの製造方法
US4740477A (en) * 1985-10-04 1988-04-26 General Instrument Corporation Method for fabricating a rectifying P-N junction having improved breakdown voltage characteristics

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5227274A (en) * 1975-08-25 1977-03-01 Hitachi Ltd Semiconductor unit and its manufacturing process
JPS58103177A (ja) * 1981-12-15 1983-06-20 Nec Corp 半導体装置
JPS59100563A (ja) * 1982-11-30 1984-06-09 Sharp Corp メサ型半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005505913A (ja) * 2001-05-22 2005-02-24 ゼネラル セミコンダクター，インク． 低電圧パンチスルー双方向過渡電圧抑制素子及びその製造方法

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Publication number Publication date
JPH06101569B2 (ja) 1994-12-12
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EP0820094A2 (en) 1998-01-21
KR0142091B1 (ko) 1998-06-01

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