JPH0287631A - Ｍｉｓ型電界効果トランジスタの製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】 本発明は、ＭＩＳ型電界効果トランジスタの製法に関す
る。 【従来の技術］ 従来、第２図を伴って次に述べるＭＩＳ型電界効果トラ
ンジスタの製法が提案されている。 １なわち、例えば単結晶３ｉでなり且つ例えばｎ型を有
する半導体基板１を予め用意する（第２図Ａ）。 そして、その半導体基板１上に、例えばＳＯ２でなる比
較的薄い絶縁層２と、例えば多結晶Ｓｉまたはアモルフ
ァスＳｉでなる導電性層３とをそれらの順に順次形成す
る（第２図Ｂ）。 次に、導電性層３上に、例えばフォトレジストでなるマ
スク層４を、上方からみて、導電性層３を２分するよう
に、形成する（第２図Ｃ）。 次に、導電性層３に対するマスク層４をマスクとするエ
ツチング処理によって、ＩＪ導電性層から１、マスク層
４下におけるゲート電極層５を形成する（第２図Ｄ）。 次に、ゲート電極層５上からマスク層４を除去する（第
２図Ｅ）。 次に、絶縁層２上に、例えばＳｉＯ２でなる比較的厚い
絶縁層６を、ゲート電極層５を覆って堆積法によって、
形成する（第２図Ｆ）。 次に、絶縁層６及び２に対する反応性イオンエツチング
処理によって、絶縁層６から、ゲート電極層５の相対向
する側面上に、それぞれ延長している絶縁層７及び８を
形成するとともに、絶縁Ｆ１２から、ゲート電極層５及
び絶縁層６及び７下におけるゲート絶縁層９を形成ザる
（第２図Ｇ）。 次に、半導体基板１に対し、ゲート電極層５及び絶縁層
７及び８をマスクとするｎ型不純物のイオン打込処理時 その上面側から、ゲート電極層５を挟んだ両位置におい
て、ともにｎ型を有するソース領域１０及びドレイン領
域１１を形成する（第２図Ｈ）この場合、ソース領域１
０及びドレイン領域１１を、イオン打込処理時またはそ
の後の半導体基板１に対する加熱処理を施すことによっ
て、活性化されているものとして得るか、またはそのよ
うな加熱処理を施さずに、実質的に活性化されていなも
のとして得る。 次に、グー１〜電極層５、ソース領域１０及びドレイン
領域１１上に、ゲート電極層１２、ソース電極層１３及
びドレイン電極層１４をそれぞれ形成する（第２図■）
。 この場合、ゲート電極層１２、ソース電極層１３及びド
レイン電極層１４を、ゲート電極層５、ソース領域１０
及びドレイン領域１１上に、それぞれ例えばタングステ
ン、モリブデンなどの金属を選択的に堆積させることに
よって、ともに上述した金属でなる金属層として得るか
、または、ゲート電極ＦＪ５、ソース領域１０及びドレ
イン領域１１上に連続して、上述した金属を堆積させ、
次で熱処理を施すことによって、金属堆積層のゲート電
極層５、ソース領域１０及びドレイン領域１１上の領域
をシリ丈イド化させ、次に、金属堆積層の絶縁層７及び
８上の領域をエツチング処理によって除去することによ
って、上述した金属のシリサイド化された金属シリサイ
ド層として１ｑる。 また、ゲート電極層１２、ソース電極層１３及びドレイ
ン電極層１４を、ソース領域１０及びドレイン領域１１
が活性化されている状態から、上述した金ＷｒＳ層とし
て形成する場合は、金属層の形成時及び形成後のいずれ
においても、半導体Ｖ板１に対する熱処理を特段にｍず
必要がなく、また、ゲート電極層１２、ソース電極層１
３及びドレイン電極層１４を、ソース領域１０及びドレ
イン領域１１が活性化されている状態から、上述した金
属シリサイド層として形成ηる場合は、その金属シリサ
イド層の形成時、半導体基板１に対する熱処理を施して
いるので、金属シリサイド層の形成時及び形成後のいず
れにおいても、半導体基板１に対する熱処理を特段に施
す必要がないが、ゲート電極層１２、ソース電極層１３
及びドレイン電極層１４を、ソ−ス領域１０及びドレイ
ン領域１１が活性化されていない状態から、上述した金
属層として形成する場合、その金ｆｌｌｉｆｌの形成時
に、半導体基板１に対する熱処理を施してａ３　＜こと
によって、または、金ｒＡ層を形成して後、半導体基板
１に対づ−る熱処理を施すことによって、ソース領域１
０及びドレイン領域１１を活性化されているものとして
得る。 以上が、従来提案されているＭＩＳ型電界効果トランジ
スタの製法である。 第２図に示す従来のＭＩＳ型電界効果トランジスタの製
法記よって製造されるＭＩＳ型電界効果トランジスタ（
第２図１）は、ＭＩＳ型電界効果トランジスタとしての
機能を呈することは明らかであるが、ソース領域１０及
びドレイン領域１１が、半導体基板１に対するゲート電
極層５だけをマスクとするのではなく、ゲート電極層５
の相対向する側面に形成された絶縁層７及び８を含めた
ゲート電極層５及び絶縁層７及び８をマスクとするｎ型
不純物のイオン打込処理によって形成されているので、
ソース領域１０及びドレイン領域１１が、それらの相対
向１′る側端をグー１〜電極層５の相対向する側面下よ
りも内側に不必要に延長させることなしに形成されてい
る。 このため、ＭＩＳＩＪ電界効果トランジスタとしての機
能を良好な特性で呈する。 また、第２図で上述したＭＩＳ型電界効果トランジスタ
の製法によれば、ソース領域１０及びドレイン領域１１
を、上述したように、それらの相対向する側端がゲート
電極層５の相対向する側面下Ｊ：りも内側に不必要に延
長することなしに形成Ｊることができるので、ＭＩＳ型
電界効果トランジスタを、良好な特性を有するものとし
て製造することができる。 【発明が解決しようとする課題１ しかしながら、第２図に示す従来のＭＩＳ型電界効果ト
ランジスタの製法の場合、ゲート電極層５にピンホール
を有している場合、イオン打込によって処理に用いてい
るイオンまたはそのラジカルが、グー１へ電極層５のピ
ンホールを通って、絶縁層２のゲート電極層５下の領域
を照射し、このため、ゲート絶縁層９が、ピンホールや
、脆弱点を右するしのとして形成され、よって、ゲート
絶縁層９が低い耐圧しか有しないものとして形成される
、というおそれを有していＩＣ０ 従って、ＭＩＳ型電界効果１〜ランジスタが、グー１〜
耐圧の低いものとして製造されるおイれを有していた。 また、半導体す板１に対するゲート電極層５及び絶縁層
７及び８をマスクとするｎ型不純物のイオン打込処理に
よって、半導体基板１内に、その上面側から、ソース領
域１０及びドレイン領域１１をを形成する工程（第２図
Ｈ）の後、ゲート電極層５、ソース領域１０及びドレイ
ン領域１１上に、ゲート電極層１２、ソース電極層１３
及びドレイン電極層１４をそれぞれ形成する工程（第２
図■）にＪ３いて、絶縁層７上に、ゲート電極層１２及
びソース電極層１３の材料でなる層が、ゲート電極層１
２及びソース電極ｖＵ１３間にそれらを短絡するように
延長して形成されるとともに、絶縁層８上にも、ゲート
電極層１２及びドレイン電極層１４の材料でなる層が、
ゲート電極層１２及びドレイン電極層１４間にそれらを
短絡するように延長して形成される、というおそれを有
していた。 従って、ＭＩＳ型電界効果トランジスタが、Ｍ［Ｓ型電
界効果トランジスタとしての機能を有しないものとして
製造される、というおそれを右していた。 よって、本発明は上述した欠点のない、新規なＭＩＳ型
電界効果トランジスタを提案せんとするものである。 （課題を解決覆るだめの手段］ 本発明によるＭＩＳ型電界効果トランジスタの製法は、
次に述べる工程を有する。 すなわち、■第１の導電型を有する半導体基板上に、比
較的薄い第１の絶縁層と、導電性病と、窒化物層とをそ
れらの順に順次形成する工程と、■上記窒化物層上に、
第１のマスク層を形成する工程と、■上記窒化物層に対
する上記第１のマスク層をマスクとした第１のエツチン
グ処理によって、上記窒化物から、上記第１のマスク層
下における第２のマスク層を形成する工程と、■上記導
電性層に対する上記第１及び第２のマスク層をマスクと
する第２のエツチング処理によって、上記導電性層から
、上記第２のマスク層下における第１のゲート電極層を
形成する工程と、■上記第２のマスク層上から、上記第
７のマスク層を除去して後、上記第７のゲート電極層に
対する上記第２のマスク層をマスクとする熱処理によっ
て、上記第１のゲート電極層の相対向する側面上に、第
２及び第３の絶縁層を形成する工程と、■上記半導体基
板に対する上記第２のマスク層、上記第２、第３、第５
及び第６の絶縁層をマスクとする第１の導電型とは逆の
第２の導電型を与える不純物のイオン打込処理によって
、上記半導体基板内に、その上面側から、上記第１のゲ
ート電極層を挟んだ両位置において、第１の導電型を有
するソース領域及びドレイン領域を形成する工程と、■
上記第１のゲート電極層上から、上記第２のマスク層を
除去して後、上記Ｍ１のゲート電極層、上記ソース用イ
オン打込領域及びドレイン用イオン打込領域上に、第２
のゲート電極層、ソース電極層及びドレイン電極層をそ
れぞれ形成する工程とを有する。 【作用・効果Ｊ 本発明によるＭＩＳ型電界効果トランジスタの製法によ
って製造されるＭＩＳ’！電界効果トランジスタは、第
２図で上述した従来のＭＩＳ型電界効果トランジスタの
製法によって製造されるＭＩＳ型電界効果トランジスタ
の場合と同様に、ＭｒＳ型電界効果トランジスタとして
の機能を呈することは明らかであり、また、ソース領域
及びドレイン領域が第２図で上述した従来のＭＩＳ型電
界効果１〜ランジスタの製法の場合に準じて形成される
ので、ソース領域及びドレイン領域が、それらの相対向
する側端をゲート電極層の相対向する側面下よりも内側
に不必要に延長させることなしに形成されているので、
ＭＩＳ型電界効果トランジスタとしての機能を良好な特
性で呈する。 また、本発明によるＭＩＳ型電界効果トランジスタの製
法によれば、第２図で上述した従来のＭＩＳ型電界効果
トランジスタの製法の場合と同様に、ソース領域及びド
レイン領域を、上述したように、それらの相対向する側
端がゲート電極層の相対向する側面下よりも内側に不必
要に延長することなしに、形成することができるので、
ＭＩＳ型電界効果トランジスタを、良好な特性を有する
ものとして製造することができる。 しかしながら、本発明によるＭＩＳ型電界効果トランジ
スタの製法の場合、ゲルト電極層にピンホールを有する
場合でも、打込処理に用いているイオンまたはそのラジ
カルによって、第１の絶縁層が照射されないので、ゲー
ト絶縁層が、第２図で上述した従来のＭｒＳ型電界効果
トランジスタの場合に比し、高い耐圧を有するものとし
て形成される。 従って、１Ｖｌｒｓ型電界効果トランジスタを、ゲート
耐圧の高いものとして製造することができる。 また、本発明によるＭＩＳ型電界効果トランジスタの製
法によれば、半導体基板内に、ソース領域及びドレイン
領域を形成して後、ゲート電極、ソース領域及びドレイ
ン領域上に１、ゲート電極層、ソース電極層及びドレイ
ン電極層をそれぞれ形成する工程において、それらゲー
ト電極層、ソース電極層及びドレイン電極層が、ゲート
電極層及びソース電極層間、及びゲート電極層及びドレ
イン？１２ｉ層間を短絡して形成されるおそれが、第２
図で上述した従来のＭＩＳ型電界効果トランジスタの製
法の場合に比し格段的に少なく、よって、ＭＩＳ型電界
効果トランジスタを歩留り良く、容易に製ｊ’ｌｉ　Ｖ
ることかできる。〔実施例１］ 次に、第１図を伴って本願第１番目の発明によるＭＩ’
Ｓ型電界効果１〜ランジスタの製法の実施例を述べよう
。 第１図において、第２図との対応部分には同一符号を付
して詳細説明を省略する。 第１図に示す本願第１番目の発明によるＭＩＳ型電界効
果トランジスタの製法は、次に述べる順次の工程を有す
る。 すなわち、第２図で上述した従来のＭｆＳ型電界効果１
〜ランジスタの製法の場合と同様に、例えば単結晶Ｓｉ
でなり且つ例えばｎ型を有する半導体基板１を予め用意
する（第１図Ａ）。 そして、その半導体基板１上に、例えばＳＯ２でなる比
較的薄い絶縁層２と、例えば多結品Ｓｉまたはアモルフ
ァス３ｉでなる導電性層３と、例えば窒化シリコンでな
る窒化物層２１どをそれらの順に順次形成する（第１図
Ｂ）。 次に、窒化物層２１上に、例えばフォトレジストでなる
マスク層４を、上方からみて、導電性層３を２分するよ
うに、形成する（第１図Ｃ）次に、窒化物層２１に対す
るマスク層４をマスクとするエツチング処理によって、
窒化物層２１から、マスク層４下における他のマスク層
２２を形成する（第１図Ｄ）。 次に、導電性層３に対するマスク層４及び２２をマスク
とするエツチング処理によって、導電性層３から１、マ
スク層２２下におけるゲート電極層５を形成する（第１
図Ｅ）。 次に、ゲート電極層５上からマスク層４を除去する（第
１図Ｆ）。 次に、ゲート電極層５に対するマスク層２２をマスクと
する熱処理によって、ゲート電極層５の相対向する側面
上に、絶縁層２３及び２４を形成する。（第１図Ｇ） 次に、半導体基板１に対する、マスク層２２及び絶縁層
２３及び２４をマスクとするｎ型不純物のイオン打込処
理によって、半導体基板１内に、その上面側から、ゲー
ト電極層５を挟んだ両位置において、ともにｎ型を有す
るソース領域１０及びドレイン領域１１を形成するく第
１図１−１　＞。 この場合、ソース領域１０及びドレイン領域１１を、イ
オン打込処理時またはその後の半導体基板１に対ザる加
熱処理を施すことによって、活性化されているものとし
て得るか、またはそのような加熱処理を施さずに、実質
的に活性化されていないものとして得る。 次に、グーｌ−電極層５上からマスク層２２を除去して
後、ゲート電極層５、ソース領域１０及びドレイン領域
１１上に、ゲート電極層１２、ソース電極層１３及びド
レイン電極層１４をそれぞれ形成する（第１図Ｊ）。 この場合、ゲート電極層１２、ソース電極層１３及びド
レイン電極層１４を、ゲート電極層５、ソース領域１０
及びドレイン領域１１上に、それぞれ例えばタングステ
ン、モリブデンなどの金属を選択的に堆積させることに
よって、ともに上述した金属てなる金属層として得るか
、または、ゲート電極層５、ソース領域１０及びドレイ
ン領Ｉ４１１上に連続して、上述した金属を堆積させ、
次で熱処理を施すことによって、金属堆積層のグー１へ
電極層５、ソースダｉｉＩ！１０及びドレイン領域１１
上の領域をシリサイド化さぼ、次に、金属１「積層の絶
縁層７及び８上の領域をエツチング処理によって除去す
ることによって、上述した金属のシリサイド化された金
属シリサイド層として得る。 また、ゲート電極層１２、ソース電極層１３及びドレイ
ン電極層１４を、ソース領域１０及びドレイン領域１１
が活性化されている状態から、上述した金属層として形
成する場合は、金属層の形成時及び形成後のいずれにお
いても、半導体ＩＳ板１に対する熱処理を特段に施す必
要がなく、また、ゲート電ｉ層１２、ソース電極層１３
及びドレイン電極層１４を、ソース領域１０及びドレイ
ン領域１１が活性化されている状態から、上述した金属
シリサイド層として形成する場合は、その金属シリサイ
ド層の形成時、半導体基板１に対する熱処理を施してい
るので、金属シリサイド層の形成時及び形成後のいずれ
においても、半導体基板１に対する熱処理を特段に施す
必要がないが、ゲート電極層１２、ソース電極層１３及
びドレイン電極層１４を、ソース領域１０及びドレイン
領域１１が活性化されていない状態から、上述した金属
層として形成する場合、その金属層の形成時に、半導体
基板１に対する熱処理を施しておくことによって、また
は、金属層を形成して後、半導体基板１に対する熱処理
を施すことによって、ソース領域１０及びドレイン領域
１１を活性化されているしのとして１７る。 以上が、本発明によるＭＩＳ型電界効果トランジスタの
製法の実施例である。 このような本発明によるＭＩＳ型電界効果１−ランジス
タの製法の実施例によれば、【作用・効果）の項で述べ
たところから明らかであるので、詳細説明を省略するが
、（作用・効果１の項で述べた優れた作用効果が１ｑら
れる。 なお、本発明によるＭＩＳ型電界効果１〜ランジスタの
製法の場合、絶縁層２３及び２４の形成時、その厚さを
所望に応じて厚く形成することができるので、ゲート電
極層１２、ソース電極層１３及びドレイン電極層１４を
、短絡するおそれイヱく、より容易に形成することがで
きる。 なお、上述においては、本発明によるＭＩＳ型電界効果
トランジスタの１つの実施例を示したに過ぎず、本発明
精神を脱することなしに、種々の変型、変更をなし得る
であろう。

【図面の簡単な説明】

第１図は、本願第１番目の発明によるＭＩＳ型電界効果
トランジスタの製法の実施例を示す順次の工程における
路線的断面図である。 第３図は、従来のＭＩＳ型電界効果トランジスタの製法
を示す順次の工程における路線的断面図である。 １・・・・・・・・・半導体基板 ２・・・・・・・・・絶縁層 ３・・・・・・・・・導電性層 ４・・・・・・・・・マスク層 ５・・・・・・・・・ゲート電極層 ６・・・・・・・・・絶縁層 ７・・・・・・・・・絶縁層 ８・・・・・・・・・絶縁層 ９・・・・・・・・・ゲート絶縁層 １０・・・・・・・・・ソース電極層 １１・・・・・・・・・ドレイン領域 １２・・・・・・・・・ゲート電極層 １３・・・・・・・・・ソース電極層 １４・・・・・・・・・ドレイン電Ｆｉ層２１・・・・
・・・・・窒化物層 ２２・・・・・・・・・マスク層 ２３、２４ ・・・・・・・・・絶縁層 第１図

Claims (1)

1. 【特許請求の範囲】 １、第１の導電型を有する半導体基板上に、比較的薄い
   第１の絶縁層と、導電性層と、窒化物層とをそれらの順
   に順次形成する工程と、上記窒化物層上に、第１のマス
   ク層を形成 する工程と、 上記窒化物層に対する上記第１のマスク層 をマスクとした第１のエッチング処理によつて、上記窒
   化物から、上記第１のマスク層下における第２のマスク
   層を形成する工程と、上記導電性層に対する上記第１及
   び第２の マスク層をマスクとする第２のエッチング処理によって
   、上記導電性層から、上記第２のマスク層下における第
   １のゲート電極層を形成する工程と、 上記第２のマスク層上から、上記第１のマ スク層を除去して後、上記第１のゲート電極層に対する
   上記第２のマスク層をマスクとする熱処理によって、上
   記第１のゲート電極層の相対向する側面上に、第２及び
   第３の絶縁層を形成する工程と、 上記半導体基板に対する上記第２のマスク 層、上記第２及び第３の絶縁層をマスクとする第１の導
   電型とは逆の第２の導電型を与える不純物のイオン打込
   処理によって、上記半導体基板内に、その上面側から、
   上記第１のゲート電極層を挟んだ両位置において、第１
   の導電型を有するソース領域及びドレイン領域を形成す
   る工程と、 上記第１のゲート電極胴上から、上記第２ のマスク層を除去して後、上記第１のゲート電極層、上
   記ソース用イオン打込領域及びドレイン用イオン打込領
   域上に、第２のゲート電極層、ソース電極層及びドレイ
   ン電極層をそれぞれ形成する工程とを有することを特徴
   とするＭＩＳ型電界効果トランジスタの製法。