JPH03101263A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03101263A JPH03101263A JP1237314A JP23731489A JPH03101263A JP H03101263 A JPH03101263 A JP H03101263A JP 1237314 A JP1237314 A JP 1237314A JP 23731489 A JP23731489 A JP 23731489A JP H03101263 A JPH03101263 A JP H03101263A
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- gate electrode
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Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するものであり、
特にＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ）構造を有するＭＯ３型トランジスタの製造方法に
関するものである。
特にＬＤＤ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ ）構造を有するＭＯ３型トランジスタの製造方法に
関するものである。
（従来の技術）
ＭＯ３型トランジスタにおいては、ＮＭＯ５ＦＥＴのホ
ットキャリヤによる特性変動を防止するために、ピンチ
オフ状態で生じるドレイン空乏層のピーク電界強度を緩
和する必要がある。このため、ドレインの不純物濃度を
低くして空乏層をドレイン側に伸ばし、基板側で受は持
つ電圧を小さくして電界を弱めるようにしている。この
低濃度ドレイン構造を実現する方法として、高濃度ｎ゛
ドレイン領域内側にオフセットした低濃度ｎ−ドレイン
領域を形成するいわゆるＬＤＤ構造が提案されている。
ットキャリヤによる特性変動を防止するために、ピンチ
オフ状態で生じるドレイン空乏層のピーク電界強度を緩
和する必要がある。このため、ドレインの不純物濃度を
低くして空乏層をドレイン側に伸ばし、基板側で受は持
つ電圧を小さくして電界を弱めるようにしている。この
低濃度ドレイン構造を実現する方法として、高濃度ｎ゛
ドレイン領域内側にオフセットした低濃度ｎ−ドレイン
領域を形成するいわゆるＬＤＤ構造が提案されている。
このＬＤＤ構造を形成する従来の製造方法ではゲート電
極をマスクとして低濃度ｎ−ドレイン領域を形成した後
、ゲート電極側面に側壁を形成して、その側壁をマスク
として高濃度ｎ゛ ドレイン領域を形成するいわゆるサ
イドウオール法が採られていた。
極をマスクとして低濃度ｎ−ドレイン領域を形成した後
、ゲート電極側面に側壁を形成して、その側壁をマスク
として高濃度ｎ゛ ドレイン領域を形成するいわゆるサ
イドウオール法が採られていた。
第２図は、このサイドウオール法によるＬＤＤ構造を有
する０ＭＯ３）ランジスタの順次の製造工程を示す図で
ある。まず、第２図（Ａ）に示すようにｐ型半導体基板
２１にウェル形成を行って、基板表面をＮＭＯＳ領域２
２とＰＭＯ３領域２３に分離する。次いで、Ｌ ＯＧ
ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆＳｉｌ
ｉｃｏｎ ）法によってフィールド絶縁膜２４を形成し
て素子分離を行い、素子領域表面を露出させた後、酸化
処理を施してゲート酸化膜２５を形成する。
する０ＭＯ３）ランジスタの順次の製造工程を示す図で
ある。まず、第２図（Ａ）に示すようにｐ型半導体基板
２１にウェル形成を行って、基板表面をＮＭＯＳ領域２
２とＰＭＯ３領域２３に分離する。次いで、Ｌ ＯＧ
ＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆＳｉｌ
ｉｃｏｎ ）法によってフィールド絶縁膜２４を形成し
て素子分離を行い、素子領域表面を露出させた後、酸化
処理を施してゲート酸化膜２５を形成する。
このゲート酸化膜２５の上にポリシリコンより成るゲー
ト電極２６を形成する。
ト電極２６を形成する。
さらに、第２図（Ａ） に示すように、ＰＭＯ３領域２
３をフォトレジスト膜２７ａでマスクし、燐（Ｐ＋）イ
オンを注入する。ＮＭＯＳ領域２２では、ポリシタコン
ゲート電極２６、フィールド酸化膜２４がマスクとなり
、第２図（Ｂ） に示すように領域表面にｎ−ソース・
ドレイン層２８が形成される。
３をフォトレジスト膜２７ａでマスクし、燐（Ｐ＋）イ
オンを注入する。ＮＭＯＳ領域２２では、ポリシタコン
ゲート電極２６、フィールド酸化膜２４がマスクとなり
、第２図（Ｂ） に示すように領域表面にｎ−ソース・
ドレイン層２８が形成される。
次に、第２図（Ｂ）に示すように、ＮＭＯＳ領域２２を
フォトレジスト膜２７ｂでマスクし、フッ化ホウ素（Ｂ
Ｆ２”） イオンを注入してＰＭＯ３領域２３に、ｐ
＋ソース・ドレイン層２９を形成する。
フォトレジスト膜２７ｂでマスクし、フッ化ホウ素（Ｂ
Ｆ２”） イオンを注入してＰＭＯ３領域２３に、ｐ
＋ソース・ドレイン層２９を形成する。
次に、第２図（Ｃ） に示すように、ＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法
によりウェル全体に酸化シリコン膜３０を堆積した後、
プラズマ異方性エツチングによって酸化シリコン膜３０
を除去する。
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法
によりウェル全体に酸化シリコン膜３０を堆積した後、
プラズマ異方性エツチングによって酸化シリコン膜３０
を除去する。
ここで、異方性エツチングで酸化シリコン膜３０を除去
するようにしており、横方向へのエツチングがほとんど
進まないため、第２図（Ｄ）に示すように、ゲート電極
２６の側方に、サイドウオール３０ａが残ることとなる
。次に、ＰＭＯ３領域２３にフォトレジスト膜２７ｃを
マスクして、ひ素（Ａｓ”）イオンを注入する。この時
、ＮＭＯＳ領域２２では、前記ｎ−領域２８と整合する
ようにｎ＋ソースおよびドレイン領域３１が形成される
が、第２図（Ｂ）に示すように、サイドウオール３０ａ
がマスクとして働くため、サイドウオール３０ａの直下
にはｎ＋領域３１は形成されず、ｎ゛領域３１の内側に
ｎ−領域２８が延在するいわゆるＬＤＤ構造が形成され
る。
するようにしており、横方向へのエツチングがほとんど
進まないため、第２図（Ｄ）に示すように、ゲート電極
２６の側方に、サイドウオール３０ａが残ることとなる
。次に、ＰＭＯ３領域２３にフォトレジスト膜２７ｃを
マスクして、ひ素（Ａｓ”）イオンを注入する。この時
、ＮＭＯＳ領域２２では、前記ｎ−領域２８と整合する
ようにｎ＋ソースおよびドレイン領域３１が形成される
が、第２図（Ｂ）に示すように、サイドウオール３０ａ
がマスクとして働くため、サイドウオール３０ａの直下
にはｎ＋領域３１は形成されず、ｎ゛領域３１の内側に
ｎ−領域２８が延在するいわゆるＬＤＤ構造が形成され
る。
最後に、サイドウオール３０ａを除去して、デバイス全
体にリンガラス膜等の絶縁膜を形成し、さらにコンタク
ト孔を開孔して配線処理を施して、０ＭＯ３）ランジス
タを形成する。
体にリンガラス膜等の絶縁膜を形成し、さらにコンタク
ト孔を開孔して配線処理を施して、０ＭＯ３）ランジス
タを形成する。
（発明が解決しようとする課題）
しかしながら、上述のサイドウオール法によると、酸化
膜３０をプラズマ異方性エツチングによって除去するよ
うにしているため、ソース・ドレイン領域表面でオーバ
エツチングが生じ、プラズマ粒子が領域表面に入り込ん
でそのまま残留するため、ソース・ドレイン領域表面に
汚染、結晶欠陥が発生し、ＭＯＳデバイスの電気的特性
が悪くなるという欠点があった。また、異方性エツチン
グによって形成するサイドウオール３０ａの大きさにば
らつきが生じるため、ｎ−領域２８の長さにもばらつき
が生じてしまい、精度が悪くなるとともに再現性も低下
するという問題もあった。
膜３０をプラズマ異方性エツチングによって除去するよ
うにしているため、ソース・ドレイン領域表面でオーバ
エツチングが生じ、プラズマ粒子が領域表面に入り込ん
でそのまま残留するため、ソース・ドレイン領域表面に
汚染、結晶欠陥が発生し、ＭＯＳデバイスの電気的特性
が悪くなるという欠点があった。また、異方性エツチン
グによって形成するサイドウオール３０ａの大きさにば
らつきが生じるため、ｎ−領域２８の長さにもばらつき
が生じてしまい、精度が悪くなるとともに再現性も低下
するという問題もあった。
本発明は上記課題を解決し、ソース・ドレイン領域表面
に損傷がなく、したがって電気的特性が良いＬＤＤ構造
を有するＭＯＳ）ランジスタの製造方法を提供するもの
である。また、本発明は、ＮＭＯＳ領域を全面酸化する
際の酸化膜の膜厚を制御することによりｎ”’領域の長
さを正確に制御することが可能なＭＯＳ）ランジスタの
製造方法を提供することを目的とする。
に損傷がなく、したがって電気的特性が良いＬＤＤ構造
を有するＭＯＳ）ランジスタの製造方法を提供するもの
である。また、本発明は、ＮＭＯＳ領域を全面酸化する
際の酸化膜の膜厚を制御することによりｎ”’領域の長
さを正確に制御することが可能なＭＯＳ）ランジスタの
製造方法を提供することを目的とする。
（課題を解決するための手段及び作用）上記課題を解決
するために、本発明は第１導電型の半導体基体表面に、
ゲート酸化膜を形成する工程と、前記ゲート酸化膜上に
ポリシリコンより成るゲート電極を形成する工程と、前
記ゲート電極をマスクとするイオン注入によって第２導
電型の高濃度ソース・ドレイン領域を形成する工程と、
前記半導体基体表面及び前記ゲート電極に酸化処理を施
して酸化膜を形成する工程と、前記酸化膜をウェットエ
ツチングによって除去する工程と、前記ゲート電極をマ
スクとするイオン注入によって第２導電型の低濃度拡散
層を前記高濃度ソース・ドレイン領域の内側に形成する
工程とを含むことを特徴とするものである。
するために、本発明は第１導電型の半導体基体表面に、
ゲート酸化膜を形成する工程と、前記ゲート酸化膜上に
ポリシリコンより成るゲート電極を形成する工程と、前
記ゲート電極をマスクとするイオン注入によって第２導
電型の高濃度ソース・ドレイン領域を形成する工程と、
前記半導体基体表面及び前記ゲート電極に酸化処理を施
して酸化膜を形成する工程と、前記酸化膜をウェットエ
ツチングによって除去する工程と、前記ゲート電極をマ
スクとするイオン注入によって第２導電型の低濃度拡散
層を前記高濃度ソース・ドレイン領域の内側に形成する
工程とを含むことを特徴とするものである。
上述のとおり、本発明では、ＬＤＤ構造を形成するに際
して、高濃度ソース・ドレイン領域を形成した後、半導
体基体表面及びゲート電極を酸化して、その酸化膜をウ
ェットエツチングによって除去し、再度イオン注入を行
って低濃度拡散層を前記ソース・ドレイン層の内側に形
成するようにしている。酸化部分をウェットエツチング
で除去しているため、ソース・ドレイン表面にプラズマ
による汚染や、結晶欠陥が生じることがなく、デバイス
の電気的特性を向上させることができる。
して、高濃度ソース・ドレイン領域を形成した後、半導
体基体表面及びゲート電極を酸化して、その酸化膜をウ
ェットエツチングによって除去し、再度イオン注入を行
って低濃度拡散層を前記ソース・ドレイン層の内側に形
成するようにしている。酸化部分をウェットエツチング
で除去しているため、ソース・ドレイン表面にプラズマ
による汚染や、結晶欠陥が生じることがなく、デバイス
の電気的特性を向上させることができる。
また、全面酸化する際に、酸化膜の膜厚を制御すること
により、低濃度層の長さを正確かつ容易に制御すること
ができる。
により、低濃度層の長さを正確かつ容易に制御すること
ができる。
（実施例）
第１図は、本発明の製造方法の一実施例の順次の製造工
程を示す図である。
程を示す図である。
第１図（Ａ）に示すとおり、通常のプロセスを用いてｐ
型半導体基板１にウェルを形成してＮＭＯ３）ランジス
タ形成領域２とＰＭＯ３）ランジスタ形成領域３を形成
した後、ＬＯＣＯ３法により８０００人〜１００００人
の厚さのフィールド絶縁膜４を形成して素子分離を行う
。素子領域表面を露出させシリコン表面を酸化して、各
領域に厚さ約２００人のゲート酸化膜５を形成し、この
ゲート酸化膜５を介しておのおのの領域にチャネルイオ
ン注入を行う。次に、ゲート絶縁膜５の上にゲート長駒
１．０μｍのポリシリコンゲート電極６を選択的に形成
する。このゲート電極６の厚さは約６０００人とし、通
常のＭＯＳデバイスのゲート電極よりも厚くする。これ
は、後に述べる全面酸化の際に、ゲート電極６の周辺も
酸化されるため、あらかじめ厚く形成しておいて、ゲー
ト電極としての機能を確保するようにしたものである。
型半導体基板１にウェルを形成してＮＭＯ３）ランジス
タ形成領域２とＰＭＯ３）ランジスタ形成領域３を形成
した後、ＬＯＣＯ３法により８０００人〜１００００人
の厚さのフィールド絶縁膜４を形成して素子分離を行う
。素子領域表面を露出させシリコン表面を酸化して、各
領域に厚さ約２００人のゲート酸化膜５を形成し、この
ゲート酸化膜５を介しておのおのの領域にチャネルイオ
ン注入を行う。次に、ゲート絶縁膜５の上にゲート長駒
１．０μｍのポリシリコンゲート電極６を選択的に形成
する。このゲート電極６の厚さは約６０００人とし、通
常のＭＯＳデバイスのゲート電極よりも厚くする。これ
は、後に述べる全面酸化の際に、ゲート電極６の周辺も
酸化されるため、あらかじめ厚く形成しておいて、ゲー
ト電極としての機能を確保するようにしたものである。
次に、デバイス全面に窒化シリコン（Ｓ ｉ Ｎ）膜７
を形成し、ＰＭＯ３）ランジスタ形成領域３上にフォト
レジスト膜８を形成してマスクし、窒化シリコン膜７を
選択エツチングしてＮＭＯ３）ランジスタ形成領域２上
の窒化シリコン膜を除去した後、５ ＸＩＯ１５ａｍ−
’の濃度のひ素（Ａｓ”） イオンを１８０ ＫｅＶ
のエネルギで約１０００人の深さに注入して、第１図（
Ｂ）に示すとおり高濃度のｎ＋ ドレイン・ソース領域
９を形成する。この場合、基板１が後述の酸化及びエツ
チングにより削られることを考慮して通常より高いエネ
ルギで深め、にイオン注入を行うようにする。ＮＭＯＳ
トランジスタ形成領域２ではポリシリコンゲート電極６
とフィールド酸化膜４とがマスクとなり、第１図（Ｂ）
に示すように高濃度のｎ＋ドレイン・ソース領域９が形
成される。
を形成し、ＰＭＯ３）ランジスタ形成領域３上にフォト
レジスト膜８を形成してマスクし、窒化シリコン膜７を
選択エツチングしてＮＭＯ３）ランジスタ形成領域２上
の窒化シリコン膜を除去した後、５ ＸＩＯ１５ａｍ−
’の濃度のひ素（Ａｓ”） イオンを１８０ ＫｅＶ
のエネルギで約１０００人の深さに注入して、第１図（
Ｂ）に示すとおり高濃度のｎ＋ ドレイン・ソース領域
９を形成する。この場合、基板１が後述の酸化及びエツ
チングにより削られることを考慮して通常より高いエネ
ルギで深め、にイオン注入を行うようにする。ＮＭＯＳ
トランジスタ形成領域２ではポリシリコンゲート電極６
とフィールド酸化膜４とがマスクとなり、第１図（Ｂ）
に示すように高濃度のｎ＋ドレイン・ソース領域９が形
成される。
次に、第１図（Ｂ）に示すようにＰＭＯ３Ｉ−ランジス
タ形成領域３上のレジスト膜８を除去した後、デバイス
全面に約９００℃の温度で約１００分間熱酸化処理を施
す。ＰＭＯＳトランジスタ形成領域３では窒化シリコン
膜７が耐酸化膜となるが、ＮＭＯ３）ランジスタ形成領
域２の表面及びゲート電極６の表面には約２０００人の
厚さの酸化膜１０が形成される。
タ形成領域３上のレジスト膜８を除去した後、デバイス
全面に約９００℃の温度で約１００分間熱酸化処理を施
す。ＰＭＯＳトランジスタ形成領域３では窒化シリコン
膜７が耐酸化膜となるが、ＮＭＯ３）ランジスタ形成領
域２の表面及びゲート電極６の表面には約２０００人の
厚さの酸化膜１０が形成される。
次に、第１図（Ｃ）に示すとおり、ＰＭＯ３）ランジス
タ形成領域３の窒化シリコン膜７を除去した後、２ＸＩ
Ｑ−１５ｃａｆの濃度のフッ化ホウ素（ＢＦ２”）イオ
ンを６０ ＫｅＶのエネルギで注入して、ＰＭＯＳトラ
ンジスタ形成領域３にｐｏ ドレイン・ソース領域１１
を形成する。この時ＮＭＯ３）ランジスタ形成領域２で
は前記酸化膜１０がイオン注入に対するマスクとしての
役割を果たす。
タ形成領域３の窒化シリコン膜７を除去した後、２ＸＩ
Ｑ−１５ｃａｆの濃度のフッ化ホウ素（ＢＦ２”）イオ
ンを６０ ＫｅＶのエネルギで注入して、ＰＭＯＳトラ
ンジスタ形成領域３にｐｏ ドレイン・ソース領域１１
を形成する。この時ＮＭＯ３）ランジスタ形成領域２で
は前記酸化膜１０がイオン注入に対するマスクとしての
役割を果たす。
次に、フッ酸系エッチエンドを使ってデバイス全体にウ
ェットエツチングを施す。本実施例では疎水性の有無を
目視判断しながらＨＦ：Ｈ２Ｏが１：ｌＯのフッ化水素
水溶液を２４℃に設定したものをエッチエンドとして使
用し、約１分間ウェットエツチングを行う。このウェッ
トエツチングによって、ＮＭＯＳトランジスタ形成領域
及びゲート電極６の表面の酸化膜１０及びＰＭＯ３）ラ
ンジスタ形成領域３のゲート酸化膜４のデバイス表面に
露出している部分が除去される。
ェットエツチングを施す。本実施例では疎水性の有無を
目視判断しながらＨＦ：Ｈ２Ｏが１：ｌＯのフッ化水素
水溶液を２４℃に設定したものをエッチエンドとして使
用し、約１分間ウェットエツチングを行う。このウェッ
トエツチングによって、ＮＭＯＳトランジスタ形成領域
及びゲート電極６の表面の酸化膜１０及びＰＭＯ３）ラ
ンジスタ形成領域３のゲート酸化膜４のデバイス表面に
露出している部分が除去される。
次に、第１図（０） に示すとおり、ＰＭＯ３）ランジ
スタ形成領域２０表面のレジスト膜１２を形成してマス
クした後、６ ＸＩＯ”ｃｍ−２の濃度の燐（Ｐ＋）イ
オンを３０ ＫｅＶのエネルギで注入し、ＮＭＯＳトラ
ンジスタ形成領域２に高濃度ｎ＋ソース・ドレイン領域
９と低濃度ｎ−ソース・ドレイン領域１３のオフセット
領域を形成し、第１図 （Ｂ） に示すように、低濃度
ｎ−ソース・ドレイン領域１３をチャネル側に延在させ
るようにして、ＬＤＤ構造を形成する。ＰＭＯ３）ラン
ジスタ形成領域３のレジスト膜１２を除去した後、通常
のプロセスにてデバイス全体に絶縁膜を被覆し、コンタ
クト孔を開孔し、配線を施してＣＭＯ３）ランジスタを
形成する。
スタ形成領域２０表面のレジスト膜１２を形成してマス
クした後、６ ＸＩＯ”ｃｍ−２の濃度の燐（Ｐ＋）イ
オンを３０ ＫｅＶのエネルギで注入し、ＮＭＯＳトラ
ンジスタ形成領域２に高濃度ｎ＋ソース・ドレイン領域
９と低濃度ｎ−ソース・ドレイン領域１３のオフセット
領域を形成し、第１図 （Ｂ） に示すように、低濃度
ｎ−ソース・ドレイン領域１３をチャネル側に延在させ
るようにして、ＬＤＤ構造を形成する。ＰＭＯ３）ラン
ジスタ形成領域３のレジスト膜１２を除去した後、通常
のプロセスにてデバイス全体に絶縁膜を被覆し、コンタ
クト孔を開孔し、配線を施してＣＭＯ３）ランジスタを
形成する。
上述の実施例では、ＬＯＣＯ３法によってフィールド酸
化膜を形成するようにしたが、５ＩＬＯ（Ｓｅａｌｅｄ
Ｉｎｔｅｒｆａｃｅ Ｌｏｃａｌ ０ｘｉｄａｔｉｏ
ｎ ）、 ＳＷＡＭＩ （Ｓｉｄｅｗａｌｌ Ｍａｓ
ｋｅｄ ｌ５ｏｌａｔｉｏｎ ）等の方法によって形成
しても良いことは勿論である。
化膜を形成するようにしたが、５ＩＬＯ（Ｓｅａｌｅｄ
Ｉｎｔｅｒｆａｃｅ Ｌｏｃａｌ ０ｘｉｄａｔｉｏ
ｎ ）、 ＳＷＡＭＩ （Ｓｉｄｅｗａｌｌ Ｍａｓ
ｋｅｄ ｌ５ｏｌａｔｉｏｎ ）等の方法によって形成
しても良いことは勿論である。
（発明の効果）
本発明によると、オフセット構造のソース・ドレイン領
域を形成する際にウェットエツチングを用いて酸化膜１
０を除去するようにしているため、デバイス表面にプラ
ズマ等による損傷が生じない。
域を形成する際にウェットエツチングを用いて酸化膜１
０を除去するようにしているため、デバイス表面にプラ
ズマ等による損傷が生じない。
従って、リーク電流の発生がなく、デバイスの信頼性が
向上する。また、ウェルの全面酸化を行う際に、酸化膜
１０の膜厚を制御することで、ｎ−領域の長さを正確に
制御することができるので、デバイスの精度が向上する
とともに再現性も高いものとなる。
向上する。また、ウェルの全面酸化を行う際に、酸化膜
１０の膜厚を制御することで、ｎ−領域の長さを正確に
制御することができるので、デバイスの精度が向上する
とともに再現性も高いものとなる。
第１部は、本発明の製造方法の一実施例の順次の工程図
、 第２図は、ＬＤＤ構造を有するＣＭＯ３）ランジスタの
従来の製造方法を示す順次の工程図である。 １・・・半導体基板 ２．３・・・トランジスタ形成領域 ４・・・フィールド絶縁膜 ５・・・ゲート絶縁膜 ６・・・ポリシリコンゲート電極 ７・・・窒化シリコン膜 ８，１２・・・レジスト
膜９・・・高濃度ｎ＋ドレイン・ソース領域１０・・・
酸化膜 １１・・・高濃度ｐ゛ドレインソース領域１３・・・低
濃度ｎ−ドレイン・ソース領域。 く に） （Ｅ、） （Ｄ） （Ｅ） 第１図 第２図 第２図 ２づ （Ｃ） 手 続 補 正 書（方式） ％式％ １、事件の表示 平成 年 特 許 願 第２３７３１４号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係
、 第２図は、ＬＤＤ構造を有するＣＭＯ３）ランジスタの
従来の製造方法を示す順次の工程図である。 １・・・半導体基板 ２．３・・・トランジスタ形成領域 ４・・・フィールド絶縁膜 ５・・・ゲート絶縁膜 ６・・・ポリシリコンゲート電極 ７・・・窒化シリコン膜 ８，１２・・・レジスト
膜９・・・高濃度ｎ＋ドレイン・ソース領域１０・・・
酸化膜 １１・・・高濃度ｐ゛ドレインソース領域１３・・・低
濃度ｎ−ドレイン・ソース領域。 く に） （Ｅ、） （Ｄ） （Ｅ） 第１図 第２図 第２図 ２づ （Ｃ） 手 続 補 正 書（方式） ％式％ １、事件の表示 平成 年 特 許 願 第２３７３１４号 ２、発明の名称 半導体装置の製造方法 ３、補正をする者 事件との関係
Claims (1)
- １、第１導電型の半導体基体表面に、ゲート酸化膜を形
成する工程と、前記ゲート酸化膜上にポリシリコンより
成るゲート電極を形成する工程と、前記ゲート電極をマ
スクとするイオン注入によって第２導電型の高濃度ソー
ス及びドレイン領域を形成する工程と、前記半導体基体
表面及び前記ゲート電極に酸化処理を施して酸化膜を形
成する工程と、前記酸化膜をウェットエッチングによっ
て除去する工程と、前記ゲート電極をマスクとするイオ
ン注入によって第２導電型の低濃度拡散層を前記高濃度
ソース及びドレイン領域の内側に形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237314A JPH03101263A (ja) | 1989-09-14 | 1989-09-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1237314A JPH03101263A (ja) | 1989-09-14 | 1989-09-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03101263A true JPH03101263A (ja) | 1991-04-26 |
Family
ID=17013532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1237314A Pending JPH03101263A (ja) | 1989-09-14 | 1989-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03101263A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007222075A (ja) * | 2006-02-23 | 2007-09-06 | Koiwa Kanaami Co Ltd | 階段構造物 |
-
1989
- 1989-09-14 JP JP1237314A patent/JPH03101263A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007222075A (ja) * | 2006-02-23 | 2007-09-06 | Koiwa Kanaami Co Ltd | 階段構造物 |
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