JPH04236651A - バス制御方式 - Google Patents

バス制御方式

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Publication number
JPH04236651A
JPH04236651A JP494891A JP494891A JPH04236651A JP H04236651 A JPH04236651 A JP H04236651A JP 494891 A JP494891 A JP 494891A JP 494891 A JP494891 A JP 494891A JP H04236651 A JPH04236651 A JP H04236651A
Authority
JP
Japan
Prior art keywords
bus
main memory
cpu
control system
selector
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP494891A
Other languages
English (en)
Inventor
Kimio Ikejima
池嶋　喜三雄
Katsuya Uruma
漆間　克也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niigata Fuji Xerox Manufacturing Co Ltd
Original Assignee
Niigata Fuji Xerox Manufacturing Co Ltd
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Filing date
Publication date
Application filed by Niigata Fuji Xerox Manufacturing Co Ltd filed Critical Niigata Fuji Xerox Manufacturing Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、それぞれ異ったバスに
接続されている複数のＣＰＵが１つのメモリを共有する
場合におけるバス制御方式に関する。
【０００２】
【従来の技術】従来、この種のバス制御方式は、図２に
示すように、ＣＰＵ１にバス５を介してメインメモリ４
が接続され、ＣＰＵ２が接続されるバス６とバス５とに
セレタ７を介してローカルメモリ８が接続される構成に
なっていた。
【０００３】ＣＰＵ１またはＣＰＵ２がローカルメモリ
８をアクセスする場合に、セレクタ７によってバス５と
バス６のどちらか一方がローカルメモリ８に接続され、
接続されたバスに接続されているＣＰＵがローカルメモ
リ８にアクセス可能となっていた。またメインメモリ４
への直接のアクセスはＣＰＵ１のみが可能となっていた
。
【０００４】
【発明が解決しようとする課題】上述した従来のバス制
御方式では、メインメモリ４がバス５にのみ接続されて
いるので、バス５とは別のバス６に接続されているＣＰ
Ｕ２からメインメモリ４へ直接アクセスできず、ＣＰＵ
２からメインメモリ４へデータを転送するためには、両
方のバスに接続されているローカルメモリ８へデータを
一時記録し、次にローカルメモリ８に記録したデータを
メインメモリ４へ転送するという２つの処理を行なわな
ければならず、時間がかかるという欠点がある。
【０００５】
【課題を解決するための手段】本発明のバス制御方式は
、第１のバスと、この第１のバスに接続した第１のＣＰ
Ｕと、第２のバスと、この第２のバスに接続した第２の
ＣＰＵと、前記第１及び第２のＣＰＵが共有するメイン
メモリとを備えたバス制御方式において、前記メインメ
モリを前記第１及び第２のバスのいずれにも接続できる
セレクタを含んでいる。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。
【０００７】図１は本発明の一実施例のブロック図であ
る。
【０００８】本実施例は、バス５，６とバス５に接続さ
れるＣＰＵ１と、バス６に接続されるＣＰＵ２と、バス
５とバス６とを切換えるセレクタ３と、セレクタ３を介
してバス５またはバス６に接続されるメインメモリ４と
から構成される。
【０００９】ＣＰＵ１がメインメモリ４をアクセスする
場合、セレクタ３をバス５側へ切換えることにより、ア
クセス可能となる。また、ＣＰＵ２がメインメモリ４を
アクセスする場合、セレクタ３をバス６側へ切換えるこ
とにより、アクセス可能となる。
【００１０】
【発明の効果】以上説明したように本発明は、セレクタ
を介してメインメモリを２つのバスに接続することによ
り、２つのバスにそれぞれ接続されている各ＣＰＵから
のメインメモリへの直接のアクセスが可能となり、デー
タをメインメモリへ直接転送することができるので、時
間の短縮が図れるという効果がある。
【００１１】また、データ転送のため１時記録用のロー
カルメモリが不用のため、これを取り除くことができる
ので、それだけ経済的になり、また、そのスペースを他
へ有効に使えるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例のブロック図である。
【図２】従来のバス制御方式の一例のブロック図である
。
【符号の説明】
１，２　　　　ＣＰＵ ３　　　　セレクタ ４　　　　メインメモリ ５，６　　　　バス

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　第１のバスと、この第１のバスに接続
    した第１のＣＰＵと、第２のバスと、この第２のバスに
    接続した第２のＣＰＵと、前記第１及び第２のＣＰＵが
    共有するメインメモリとを備えたバス制御方式において
    、前記メインメモリを前記第１及び第２のバスのいずれ
    にも接続できるセレクタを含むことを特徴とするバス制
    御方式。
JP494891A 1991-01-21 1991-01-21 バス制御方式 Pending JPH04236651A (ja)

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JP494891A JPH04236651A (ja) 1991-01-21 1991-01-21 バス制御方式

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JPH04236651A true JPH04236651A (ja) 1992-08-25

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