JPH03109738A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バイポーラトランジスタを有する半導体装置の製造方法
に関し。

ポリＳｉセルファライン方式のバイポーラトランジスタ
の製造工程において、エミッターベース間の短絡を低減
し、製造歩留を向上することを目的とし。

半導体基板（１）にコレクタ領域（２）、ベース領域（
３）。

エミッタ領域（４）を形成する工程と、該基板上に該エ
ミッタ領域が開口された絶縁膜（７）を形成する工程と
、該基板上に該開口を覆って半導体からなるエミッタ引
出膜（８）を形成する工程と、該基板上全面に１層目バ
リアメタル膜（９Ａ）を形成し、この膜をパターニング
してエミッタ領域上のみを残す工程と、該基板上全面に
、２Ｎ目バリアメタル膜（９Ｂ）を成長し、その上に配
線膜（１０）を成長する工程とを有し、該バリアメタル
膜（９Ａ、９Ｂ）は該エミッタ引出膜（８）と該配線膜
（１０）との間の反応を阻止するものであるように構成
する。

〔産業上の利用分野〕

本発明はバイポーラトランジスタを有する半導体装置の
製造方法に関する。

バイポーラトランジスタは高速集積回路の構成素子とし
て広く用いられている。

〔従来の技術〕

近年、デバイスの高速化、高集積化の要請により、現状
ではバイポーラ超高速トランジスタはポリＳｉセルファ
ライン方式が主流になっている。

第３図は従来例によるポリＳｉセルファライン方式のバ
イポーラトランジスタを説明する要部断面図である。

図において、ｌはｐ−Ｓｔ基板、　ＩＢは埋込領域。

２はコレクタ領域でｎ−Ｓｉエビ層、　２Ｆは素子分離
絶縁膜でＳｉ０ｇ膜、３はｐ型ベース領域、４はｎ型エ
ミッタ領域、５はｐ型ベース引出領域、６はｐ型ポリＳ
ｉベース引出膜、７は層間絶縁膜でＳｉＯ□膜。

８はｎ型ポリＳｉエミッタ引出膜、９はバリアメタル膜
、１０はアルミニウム（ＡＩ）膜である。

この構造は１作用にあずかる動作領域がポリＳｔ膜によ
りセルファラインで微小面積に形成できるため、高速化
に適している。

〔発明が解決しようとする課題〕

しかしながら、このプロセスの問題点の１つとしてポリ
Ｓｉエミッタ引出膜８に細長いフレバスを形成し、この
部分をバリアメタルが十分に埋め込むことができず、　
ＡＩがエミッタＳｔを吸い込み、エミッターベース間を
短絡させ、　ＩＣの製造歩留を低下させる原因となって
いる。

本発明はポリＳｉセルファライン方式のバイポーラトラ
ンジスタの製造工程において、エミッターベース間の短
絡を低減し、製造歩留を向上できる製造方法の提供を目
的とする。

〔課題を解決するための手段〕

上記課題の解決は、半導体基板（１）にコレクタ領域（
２）、ベース領域（３）、エミッタ領域（４）を形成す
る工程と、該基板上に該エミッタ領域が開口された絶縁
膜（７）を形成する工程と、該基板上に該開口を覆って
半導体からなるエミッタ引出膜（８）を形成する工程と
、該基板上全面に１層目バリアメタル膜（９Ａ）を形成
し、この膜をパターニングしてエミッタ領域上のみを残
す工程と、該基板上全面に、２層目バリアメタル膜（９
Ｂ）を成長し、その上に配線ＩＰ！　（１０）を成長す
る工程とを有し、該バリアメタル膜（９Ａ、９Ｂ）は該
エミッタ引出膜（８）と該配線膜（１０）との間の反応
を阻止するものであることを特徴とする半導体装置の製
造方法により達成される。

次に、素子形成の工程順序の一例を説明する。

■　半導体基板（１）上に形成された一導電型半導体層
（２）にその表面より不純物を導入して反対導電型ベー
ス領域（３）を形成する。

■　基板上にベース形成領域が開口された反対導電型半
導体からなるベース引出膜（６）を形成する。

■　ベース引出膜（６）下側の基板内に不純物を導入し
て反対導電型のベース引出領域（５）を形成する。

不純物導入は１例えばベース引出膜（６）からの不純物
拡散による。

■　ベース引出膜（６）の上に熱酸化等により眉間絶縁
膜（７）を形成する。

ｌ　前記開口部を覆って基板上に一導電型半導体からな
るエミッタ引出膜（８）を形成する。

■　エミッタ引出膜（８）下側の基板内に不純物を導入
して一導電型エミッタ領域（４）を形成する。

不純物導入は２例えばエミッタ引出膜（８）からの不純
物拡散による。

■　基板全面に１層目バリアメタル膜（９Ａ）を形成し
、この膜をパターニングしてエミッタ領域上のみを残す
。

■　基板全面に、２層目バリアメタル膜（９Ｂ）を成長
し、その上に配線膜（１０）を成長する。

〔作用〕

エミッターベース間の短絡を生ずるのは、バリアメタル
がフレバスの底で薄くなっており、　ＡｌとＳｉの反応
阻止が不十分のためである。この対策として、バリアメ
タルを厚く形成すれば反応阻止は十分となるが、　ＡＩ
配線のパターニングにおいてＡＩとバリアメタルをエツ
チングする際、バリアメタルの厚さの増えた分だけエツ
チング量が多くなり。

レジストが耐え切れずパターンのエツジが虫食い状とな
ってしまう。

エミツタ幅を十分広げて、フレバスの幅を大きくすれば
バリアメタルの被覆が改善され、エミッターベース間の
短絡が発生しなくなるが、エミッタが広がった分だけエ
ミッターベース間容量が大きくなり、高速化が阻害され
る。

上記のように、現状のバリアメタルの厚さは簡単に変え
られないから９本発明はフレバス部のみバリアメタルを
厚くすれば配線パターニングに支障を生じないことに着
目して、バリアメタルの成長とパターニングと２度目の
成長を行う工程によりこれを実現したものである。

〔実施例〕

第１図（１）〜（３）は実施例の製造工程を説明する断
面図である。

第１図（１）において、　ｐ”Ｓｉ基板１内に表面より
ｎ゛型の埋込領域ＩＢを形成し、その上全面に厚さ１．
５μｍ、抵抗率０．３Ωｃｍのｎ−３ｉ　エピ層２を成
長する。

次に９分離絶縁膜としてウェット酸化による厚さ６００
０人のＳｉＯ□膜２Ｆを形成する。

分離絶縁膜の内側のエビ層２がコレクタ領域となる。

次に、基板表面より不純物を導入してｐ型ベース領域３
を形成する。

例えば、硼素イオン（Ｂ゛）を注入して行う。

Ｂ＋の注入条件はエネルギー３５　ＫｅＶ、　　ドーズ
１３Ｅ１３ｃｍ−”である。

次に、気相成長（ＣＶＤ）法により、ベース形成領域が
開口された高濃度のｐ型ポリＳｉベース引出膜６を形成
し、この膜より基板内に不純物を熱拡散して高濃度のＰ
型ベース引出領域５を形成する。

次に、ベース引出膜６の上に層間絶縁膜７として、厚さ
５０００人の熱酸化又はＣＣＶＤ−５ｉｎ膜を形成する
。

次に、開口部を覆って基板上に厚さ１０００人の高濃度
のｎ型ポリＳｉエミッタ引出膜８を形成し、この膜より
基板内に不純物を熱拡散して高濃度のｎ型エミッタ領域
４を形成する。

図は以上の工程が終わった状態を示している。

第１図（２）において、基板全面に１層目バリアメタル
として厚さ〜１０００人のタングステン（Ｗ）膜を成長
し、この膜をパターニングしてエミッタ部のみに−膜９
Ａを残す。

葬は、成長ガスとしてＷＦ６を用い、ガス圧２０ｍＴｏ
ｒｒでプラズマＣＶＤにより成長した。

第１図（３）において、基板全面に、２層目バリアメタ
ルとして厚さ〜１０００人の讐膜９Ｂを成長し１次いで
配線膜として厚さ１５００人の＾ｌ膜１０を成長する。

次に、　ＡＩ膜１０及び−膜９Ｂをパターニングして。

例えば多層集積回路の１層目配線とする。

Ａ１１ｌｉ及び讐膜のエツチングは、レジストパターン
をマスクにした反応性イオンエツチング（ＲＩＢ）によ
り行う。

ＲＩＢは１例えば、平行平板型装置で５ｉＣ１ａ／Ｃ１
ｚガスを用い、これを０．０１　Ｔｏｒｒに減圧して１
３．５６ＭＨｚの電力を基板光たり５００賀印加して行
う。

以上で、バイポーラトランジスタの要部が形成される。

実施例は集積回路のその他の素子形成工程と組み合わせ
て適用することができる。

第２図は実施例のバイポーラトランジスタの電極導出の
一例を示す断面図である。

図において、　１０はエミッタ電極であり、　１１はベ
ース電極でｐ型ポリＳｔベース引出膜６上に形成され、
１２はコレクタ電極で埋込領域ＩＢより高濃度ｎ型のコ
レクタコンタクト領域２Ｃを経由して基板表面に引き出
されている。

実施例では、バリアメタルとして−を用いたが。

これの代わりにその他の高融点遷移金属１例えばＭｏ、
、　Ｔａ、　Ｔｉ等を用いる場合でも１本発明の特徴か
らその効果は変わらないと考えることができる。

〔発明の効果〕

以上説明したように本発明によれば、ポリＳｉセルファ
ライン方式のバイポーラトランジスタの製造工程におい
て、エミッターベース間の短絡を低減し、製造歩留を向
上することができた。

例えば、エミッタ幅０．８μｍの素子において。

従来例によるとエミッターベース間の短絡発生率が３０
％程度であったが、実施例によれば約１％となった。

【図面の簡単な説明】

第１図（１）〜（３）は実施例の製造工程を説明する断
面図である。 第２図は実施例のバイポーラトランジスタの電極導出の
一例を示す断面図 第３図は従来例によるポリＳｉセルファライン方式のバ
イポーラトランジスタを説明する要部断面図である。 図において。 １はｐ−３ｉ基板。 １Ｂは埋込領域。 ２はコレクタ領域でｎ−５ｉ　エピ層。 ２Ｆは素子分離絶縁膜でＳｉ０ｇ膜。 ３はｐ型ベース領域。 ４はｎ型エミッタ領域。 ５はｐ型ベース引出領域。 ６はｐ型ポリＳｔベース引出膜。 ７は眉間絶縁膜でＳｉＯ□膜、 ８はｎ型ポリＳｉエミッタ引出膜。 ９はバリアメタル膜。 ９Ａは１層目のバリアメタル膜。 ９Ｂは２層目のバリアメタル膜。 ＩＯはアルミニウム（ＡＩ）膜 寅充例の断面図 ５！ｌ′１１（２１ 突差例の電ｖＪ尊出の一例 第２閏

Claims (1)

1. 【特許請求の範囲】 半導体基板（１）にコレクタ領域（２）、ベース領域（
   ３）、エミッタ領域（４）を形成する工程と、 該基板上に該エミッタ領域が開口された絶縁膜（７）を
   形成する工程と、 該基板上に該開口を覆って半導体からなるエミッタ引出
   膜（８）を形成する工程と、 該基板上全面に１層目バリアメタル膜（９Ａ）を形成し
   、この膜をパターニングしてエミッタ領域上のみを残す
   工程と、 該基板上全面に、２層目バリアメタル膜（９Ｂ）を成長
   し、その上に配線膜（１０）を成長する工程とを有し、 該バリアメタル膜（９Ａ、９Ｂ）は該エミッタ引出膜（
   ８）と該配線膜（１０）との間の反応を阻止するもので
   あることを特徴とする半導体装置の製造方法。