JPH0311626A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体基板の製造方法に関し、さらに具体的
に述べれば、選択的領域にイオン注入法で不純物を注入
する方法を含む半導体装置の製造方法に関するものであ
る。
に述べれば、選択的領域にイオン注入法で不純物を注入
する方法を含む半導体装置の製造方法に関するものであ
る。
（従来の技術）
半導体素子、とりわけ、微細化が進み、その最小寸法が
サブミクロンを基準にするようになったＭＯＳトランジ
スタでは、ドレイン領域近傍の高電界領域で発生したホ
ットキャリアが、半導体装置の不安定性を増長させる原
因となり、しばしばＭＯＳトランジスタのしきい値電圧
の変動、相互コンダクタンスの低下などを発生させるよ
うになった。ドレイン電界を緩和する代表的な対策とし
て、いわゆる、低濃度拡散ドレイン（以下ＬＤＤと称す
）構造がある。このＬＤＤ構造は、低濃度（ｎ−）拡散
領域が実効的なドレイン電圧を低くする。
サブミクロンを基準にするようになったＭＯＳトランジ
スタでは、ドレイン領域近傍の高電界領域で発生したホ
ットキャリアが、半導体装置の不安定性を増長させる原
因となり、しばしばＭＯＳトランジスタのしきい値電圧
の変動、相互コンダクタンスの低下などを発生させるよ
うになった。ドレイン電界を緩和する代表的な対策とし
て、いわゆる、低濃度拡散ドレイン（以下ＬＤＤと称す
）構造がある。このＬＤＤ構造は、低濃度（ｎ−）拡散
領域が実効的なドレイン電圧を低くする。
この種のＬＤＤ構造を有するＭＯＳトランジスタの従来
の製造方法は、まず、シリコン基板にゲート電極を形成
した後、これをマスクとして、ヒ素（Ａｓ）をイオン注
入し低濃度（ｎ−）拡散領域を形成し、次に、化学的気
相成長（以下ＣＶＤと称す）法と反応性イオンエツチン
グ（以下ＲＩＥと称す）法を用いて、ゲート電極の側壁
に二酸化ケイ素（ＳｘＯｚ ）からなるスペーサを形成
した後、ゲート電極をスペーサをマスクとしてリン（Ｐ
）をイオン注入して高濃度（ｎ９）拡散領域を形成して
いた。
の製造方法は、まず、シリコン基板にゲート電極を形成
した後、これをマスクとして、ヒ素（Ａｓ）をイオン注
入し低濃度（ｎ−）拡散領域を形成し、次に、化学的気
相成長（以下ＣＶＤと称す）法と反応性イオンエツチン
グ（以下ＲＩＥと称す）法を用いて、ゲート電極の側壁
に二酸化ケイ素（ＳｘＯｚ ）からなるスペーサを形成
した後、ゲート電極をスペーサをマスクとしてリン（Ｐ
）をイオン注入して高濃度（ｎ９）拡散領域を形成して
いた。
（発明が解決しようとする課題）
しかしながら、従来の製造方法では、ゲート電極の側壁
スペーサの形成に不可欠のＣＶＤ法は、膜厚の正確な制
御が難しいという問題があった。
スペーサの形成に不可欠のＣＶＤ法は、膜厚の正確な制
御が難しいという問題があった。
本発明は、上記の問題を解決するもので、側壁スペーサ
の膜厚を正確に制御できる半導体装置の製造方法を提供
するものである。
の膜厚を正確に制御できる半導体装置の製造方法を提供
するものである。
（課題を解決するための手段）
上記の課題を解決するため、本発明はゲート電極のドレ
イン側となる片側のみに、ラングミュア・プロジェット
（以下ＬＢと称す）法を用いて、スペーサとなるイオン
不透過膜を堆積し、これをマスクとしてイオン注入を行
った後、上記のイオン不透過膜を除去するものである。
イン側となる片側のみに、ラングミュア・プロジェット
（以下ＬＢと称す）法を用いて、スペーサとなるイオン
不透過膜を堆積し、これをマスクとしてイオン注入を行
った後、上記のイオン不透過膜を除去するものである。
（作 用）
上記構成により、ゲート電極の片側に形成されたイオン
不透過膜の膜厚は極めて正確に制御できるので、セルフ
ァライン方式によるマスク工程のままの設計通りの特性
を有するＭＯＳトランジスタが得られる。
不透過膜の膜厚は極めて正確に制御できるので、セルフ
ァライン方式によるマスク工程のままの設計通りの特性
を有するＭＯＳトランジスタが得られる。
（実施例）
本発明の一実施例を、第１図（ａ）ないしくｄ）ならび
に第２図により説明する。
に第２図により説明する。
第１図（ａ）ないしくｄ）は、本発明による半導体装置
の製造方法を工程順に示す要部拡大断面図、第２図はＬ
Ｂ法でイオン不透過膜を堆積する工程の断面図である。
の製造方法を工程順に示す要部拡大断面図、第２図はＬ
Ｂ法でイオン不透過膜を堆積する工程の断面図である。
まずｐ形半導体基板１の表面にゲート絶縁膜となる膜厚
約４００人の二酸化ケイ素膜２と、ゲート電極となる膜
厚約４０００人の多結晶シリコン層３を積層に形成する
。その上に、回転塗布方法によって、膜厚が約１．２μ
ｍのポジ形のホトレジスト層４を形成した後、ホトリソ
グラフィ技術により、所望のＭＯＳゲート電極パターン
とし、さらに、これをマスクとして上記の多結晶シリコ
ン層３をエツチングして、所望のＭＯＳゲートパ３ ４ ターンの多結晶シリコン層３を形成する。続いて、イオ
ン注入法によりヒ素（Ａｓ）を注入し、ヒ素イオン注入
領域５を形成する（第１図（ａ））。このとき、ヒ素の
イオンの注入量は１０１４〜１０”／１ｆｆｌ程度とし
、そのヒ素イオン注入領域５が拡散熱処理後に低濃度（
ｎ−）拡散層となるように設定する。
約４００人の二酸化ケイ素膜２と、ゲート電極となる膜
厚約４０００人の多結晶シリコン層３を積層に形成する
。その上に、回転塗布方法によって、膜厚が約１．２μ
ｍのポジ形のホトレジスト層４を形成した後、ホトリソ
グラフィ技術により、所望のＭＯＳゲート電極パターン
とし、さらに、これをマスクとして上記の多結晶シリコ
ン層３をエツチングして、所望のＭＯＳゲートパ３ ４ ターンの多結晶シリコン層３を形成する。続いて、イオ
ン注入法によりヒ素（Ａｓ）を注入し、ヒ素イオン注入
領域５を形成する（第１図（ａ））。このとき、ヒ素の
イオンの注入量は１０１４〜１０”／１ｆｆｌ程度とし
、そのヒ素イオン注入領域５が拡散熱処理後に低濃度（
ｎ−）拡散層となるように設定する。
次に、第２図に示すように、純水６の表面にベンゼンに
溶かしたポリメタクリル酸メチル（以下ＰＭＭＡと称す
）を展開してＰＭＭＡ単分子膜７を形成し、これをＬＢ
法によって、半導体基板１のＭＯＳゲートパターンの多
結晶シリコン層３とホトレジスト層４のドレイン側の表
面に移す。この場合、半導体基板１の遷移表面を、水面
に対して８５°ないし９０°の角度を保って上下し、Ｐ
ＭＭＡ単分子膜７を累積し、膜厚約７００人のＰＭＭＡ
膜８を形成する（第１図（ｂ））。なお、上記のＰＭＭ
Ａ膜８の膜厚はＰＭＭＡ単分子膜７の累積回数によって
、オングストローム（人）単位で制御することができる
。
溶かしたポリメタクリル酸メチル（以下ＰＭＭＡと称す
）を展開してＰＭＭＡ単分子膜７を形成し、これをＬＢ
法によって、半導体基板１のＭＯＳゲートパターンの多
結晶シリコン層３とホトレジスト層４のドレイン側の表
面に移す。この場合、半導体基板１の遷移表面を、水面
に対して８５°ないし９０°の角度を保って上下し、Ｐ
ＭＭＡ単分子膜７を累積し、膜厚約７００人のＰＭＭＡ
膜８を形成する（第１図（ｂ））。なお、上記のＰＭＭ
Ａ膜８の膜厚はＰＭＭＡ単分子膜７の累積回数によって
、オングストローム（人）単位で制御することができる
。
次に、ＲＩＥ法により異方性エツチングを行ない、多結
晶シリコン層３とホトレジスト層４のドレイン側の側壁
にのみＰＭＭＡ膜８を残し、続いて、多結晶シリコン層
３、ホトレジスト層４およびＰＭＭＡ膜８をマスクとし
てイオン注入法によりリン（Ｐ）を注入し、リンイオン
注入領域９を形成する（第１図（Ｃ））。
晶シリコン層３とホトレジスト層４のドレイン側の側壁
にのみＰＭＭＡ膜８を残し、続いて、多結晶シリコン層
３、ホトレジスト層４およびＰＭＭＡ膜８をマスクとし
てイオン注入法によりリン（Ｐ）を注入し、リンイオン
注入領域９を形成する（第１図（Ｃ））。
このとき、リンイオンの注入量は、１０１５〜１０１６
／ｄ程度とし、拡散熱処理後にリンイオン注入領域９が
高濃度（ｎ＋）拡散層になるように設定する。
／ｄ程度とし、拡散熱処理後にリンイオン注入領域９が
高濃度（ｎ＋）拡散層になるように設定する。
次に、ホトレジスト層４とＰＭＭＡ膜８を灰化処理によ
り除去した後、温度９００℃で３０分程度拡散熱処理を
施すと、第１図（ｄ）に示すように、セルファライン方
式によるマスク工程のまま、高濃度（ｎ＋）拡散領域１
０ａおよび低濃度（ｎ−）拡散領域１０ｂをもったｎ形
拡散領域１０が形成される。
り除去した後、温度９００℃で３０分程度拡散熱処理を
施すと、第１図（ｄ）に示すように、セルファライン方
式によるマスク工程のまま、高濃度（ｎ＋）拡散領域１
０ａおよび低濃度（ｎ−）拡散領域１０ｂをもったｎ形
拡散領域１０が形成される。
なお、本実施例では、ゲート絶縁膜として二酸化ケイ素
膜２を用いたが、これは窒化ケイ素膜でもよく、また、
ゲート電極の材料も、多結晶シリコンに限らず、高融点
金属ないし、そのケイ化物などセルファライン方式が可
能な電極材料が、全て利用できる。また、ＬＢ法で形成
するイオン不透過膜の材料としてＰ Ｍ Ｍ Ａを用い
たが、金属イオンを含まないメタクリル酸系およびアク
リル酸系で純水上に展開して単分子膜を得られ且つ、イ
オン不透過膜として利用可能なポリマならば、全て利用
できる。
膜２を用いたが、これは窒化ケイ素膜でもよく、また、
ゲート電極の材料も、多結晶シリコンに限らず、高融点
金属ないし、そのケイ化物などセルファライン方式が可
能な電極材料が、全て利用できる。また、ＬＢ法で形成
するイオン不透過膜の材料としてＰ Ｍ Ｍ Ａを用い
たが、金属イオンを含まないメタクリル酸系およびアク
リル酸系で純水上に展開して単分子膜を得られ且つ、イ
オン不透過膜として利用可能なポリマならば、全て利用
できる。
（発明の効果）
以」二説明したように、本発明によれば、ＬＢ＠により
、精密に膜厚を制御したイオン不透過膜を、ゲート電極
のドレイン側の側壁に形成できるので、セルファライン
方式によるマスク工程のまま安定して、設定通りの特性
のＭＯＳトランジスタが得られる半導体装置の製造方法
が可能となる。
、精密に膜厚を制御したイオン不透過膜を、ゲート電極
のドレイン側の側壁に形成できるので、セルファライン
方式によるマスク工程のまま安定して、設定通りの特性
のＭＯＳトランジスタが得られる半導体装置の製造方法
が可能となる。
第１図（ａ）〜（ｄ）は本発明の半導体装置の製造方法
を工程順に示す要部拡大断面図、第２図はＬＢ法でイオ
ン不透過膜形成工程を示す断面図である。 １・・ｐ形半導体基板、 ２・・・二酸化ケイ素膜、
３・・・多結晶シリコン層、 ４・・ホトレジスト層
、 ５・・・ヒ素イオン注入領域、 ６・・・純水、
７・・・ＰＭＭＡ単分子膜、 ８・・ＰＭＭＡ膜（イオ
ン不透過膜）、 ９・・・リンイオン注入領域、 １
ｏ・・ｎ形拡散領域、 １０ａ・・高濃度（ｎ＋）拡散
領域、 １０ｂ・・・低濃度（ｎ−）拡散領域。
を工程順に示す要部拡大断面図、第２図はＬＢ法でイオ
ン不透過膜形成工程を示す断面図である。 １・・ｐ形半導体基板、 ２・・・二酸化ケイ素膜、
３・・・多結晶シリコン層、 ４・・ホトレジスト層
、 ５・・・ヒ素イオン注入領域、 ６・・・純水、
７・・・ＰＭＭＡ単分子膜、 ８・・ＰＭＭＡ膜（イオ
ン不透過膜）、 ９・・・リンイオン注入領域、 １
ｏ・・ｎ形拡散領域、 １０ａ・・高濃度（ｎ＋）拡散
領域、 １０ｂ・・・低濃度（ｎ−）拡散領域。
Claims (2)
- （１）半導体基板にゲート電極を形成する工程と、第１
の不純物を、イオン注入する工程と、上記のゲート電極
の片側の側面を除いて、ラングミュアプロジェット法を
用いて、イオン不透過膜を堆積する工程と、反応性イオ
ンエッチング法によりゲート電極側壁にイオン不透過膜
を残す工程と、第２の不純物を上記の半導体基板にイオ
ン注入する工程と、上記のイオン不透過膜を除去する工
程とを備えた半導体装置の製造方法。 - （２）ラングミュア・プロジェット法でイオン不透過膜
を堆積する工程において、半導体基板表面と水面の角度
が９０゜以下であることを特徴とする請求項（１）記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14405389A JPH0311626A (ja) | 1989-06-08 | 1989-06-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14405389A JPH0311626A (ja) | 1989-06-08 | 1989-06-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0311626A true JPH0311626A (ja) | 1991-01-18 |
Family
ID=15353220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14405389A Pending JPH0311626A (ja) | 1989-06-08 | 1989-06-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0311626A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184515A (ja) * | 2005-12-30 | 2007-07-19 | Hynix Semiconductor Inc | イオン注入用マスクパターンの形成方法及び半導体素子の製造方法 |
| JP2010255192A (ja) * | 2009-04-21 | 2010-11-11 | Ibigawa Concrete Kogyo Kk | 屈曲ブロック |
| JP2011091362A (ja) * | 2009-09-28 | 2011-05-06 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
| US10427828B2 (en) | 2015-06-03 | 2019-10-01 | Rengo Co., Ltd. | Corrugated paperboard box, perforation forming method for perforating corrugated paperboard sheet, and perforation forming device and perforation forming unit for perforating corrugated paperboard sheet |
-
1989
- 1989-06-08 JP JP14405389A patent/JPH0311626A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184515A (ja) * | 2005-12-30 | 2007-07-19 | Hynix Semiconductor Inc | イオン注入用マスクパターンの形成方法及び半導体素子の製造方法 |
| JP2010255192A (ja) * | 2009-04-21 | 2010-11-11 | Ibigawa Concrete Kogyo Kk | 屈曲ブロック |
| JP2011091362A (ja) * | 2009-09-28 | 2011-05-06 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
| US10427828B2 (en) | 2015-06-03 | 2019-10-01 | Rengo Co., Ltd. | Corrugated paperboard box, perforation forming method for perforating corrugated paperboard sheet, and perforation forming device and perforation forming unit for perforating corrugated paperboard sheet |
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