JPH03128476A - テストモード付ドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要。

産業上の利用分野 従来の技術（第３図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図） 発明の効果 〔概要〕 テストモード付ドライバ回路に関し、 ＬＳＩ等を搭載したプリント配線基板の配線不良等のテ
スト時において、配線不良による短絡が発生しても、素
子破壊を起こすことなく、正確な検査ができるようにす
ることを目的とし、基本的な抵抗バイアス形のＢ’＋　
−ＣＭＯＳ論理回路の前段に、Ｃ−ＭＯＳ　トランジス
タを並列接続したドライバ回路において、Ｃ−ＭＯＳト
ランジスタの入力側に、テストモード信号による切り替
えで、ドライバ回路の出力を強制的にハイインピーダン
スにする、論理レベルの信号を出力するスイッチ回路を
接続するように構成する。

〔産業上の利用分野〕

本発明はテストモード付ドライバ回路に関し、更に詳し
くいえば、本発明に係るドライバ回路を使用したＬＳＩ
や、その他のＬＳＩ等を実装したプリント配線板につい
て、製作時に、前記プリント配線板上で正しく配線がさ
れたか否か、等のテストを実施する際に用いられ、特に
テスト時における素子破壊を防止したテストモード付ド
ライバ回路に関する。

〔従来の技術〕

第３図は、従来例の回路図であり、（Ａ）図は基本的な
抵抗バイアス形のＢ　ｉ　−ＣＭＯＳ論理回路を示した
図、（Ｂ）図は抵抗バイアス形の改良型Ｂ　ｉ　−ＣＭ
ＯＳ論理回路を示した図である。

図中、Ｑｌ、Ｑ２はＰチャンネルＭＯ３Ｉ−ランジスタ
、Ｑ４、Ｑ５はＮチャンネルＭＯＳトランジスタ、Ｑ３
、Ｑ６はバイポーラトランジスタ、ＩＮは入力端子、Ｏ
ＵＴは出力端子、ＶＣＩ（Ｈ）は電源（ハイレベル）、
ＶＣ２（Ｌ）は電源（ローレベル）、Ｒは抵抗を示す。

（Ａ）図に示した基本的なりｉ−ＣＭＯＳ論理回路は、
抵抗バイアス形のＢｉ　　ＣＭＯＳドライバ回路の基本
回路である。

ＭＯＳトランジスタＱ７、Ｑ５は、バイポーラトランジ
スタＱ３、Ｑ６のバイアス用として動作する。

この回路の動作としては、入力端子ＩＮにハイレベル信
号ｒｌ（Ｊが入力すると、ＭＯ３Ｉ−ランジスタＱ２が
オフでＭＯ３Ｉ−ランジスタＱ５がオン、バイポーラト
ランジスタＱ３がオフ、バイポーラトランジスタＱ６が
オンとなり、入力端子ＩＮにローレベル信号「Ｌ」が入
力すると、トランジスタＱ２、Ｑ３がオンで、トランジ
スタＱ５、Ｑ６がオフとなる。

したがって、入力端子ＩＮが「Ｈ」の時、出力端子ＯＵ
Ｔは「Ｌ」で、ＩＮが「し」の時ＯＵＴは「Ｈ」となる
。

ところが、上記の基本回路では、定常状態において、出
力０［ＪＴが高インピーダンス状態となる欠点があり、
ドライバ回路として使用した場合、ノイズに対して問題
がある。

例えば、ＩＮにｒ　Ｌ　Ｊを印加してトランジスタＱ２
をオンにした時、過渡状態でトランジスタＱ３がオンに
なっても、定常状態でトランジスタＱ３のベース・エミ
ッタ間電圧■、が十分にとれず、トランジスタＱ３がオ
フとなってしまい、出力が高インピーダンスになる。

このような欠点を解決した回路として、（Ｂ）図に示し
たような改良型Ｂｉ−ＣＭＯ３論理回路が知られていた
。

この回路は、（Ａ）図に示した基本的な抵抗バイアス形
のＢ　ｉ−ＣＭＯＳ論理回路の前段に、ＰチャンネルＭ
ＯＳトランジスタＱ１とＮチャンネルＭＯＳ　トランジ
スタＱ４から成るＣＭＯＳトランジスタを並列に接続し
たものである。

この回路で、入力端子（Ｎに印加された信号は、論理反
転及び電流増幅されて出力端子ＯＵＴに伝送される。

即ち、人力が論理ｒＨ，の時、トランジスタＱ１、Ｑ２
がオフ、トランジスタＱ４、Ｑ５がオンとなる。

また同時に、トランジスタＱ３がオフ、Ｑ６がオンとな
り、出力は論理「Ｌ」になる。一方、人力が論理「Ｌ」
の場合には、上記のオンとオフとが逆転し、出力は論理
ｒＨ，となる。

ここで、トランジスタＱ２とＱ５は上記の通り、トラン
ジスタＱ３とＱ６のバイアス用として動作し、トランジ
スタＱ１とＱ４は、出力の定常状態において、低インピ
ーダンスを保持するように働く。即ち、トランジスタの
オン時において、トランジスタＱ１はトランジスタＱ２
と抵抗Ｒの直列回路にくらべて低インピーダンスとなり
、トランジスタＱ４は、トランジスタＱ５と抵抗Ｒの直
列回路に（らべて低インピーダンスとなるように働く。

なお、図中では、トランジスタＱ１〜Ｑ６は各１個の場
合を示しているが、出力に接続される伝送路の特性イン
ピーダンスに整合させるべく、並列に複数個のトランジ
スタを接続することが普通である。

このようにして、出力の論理レベルは、トランジスタＱ
１〜Ｑ３、またはＱ４〜Ｑ６のオンにより保証されるこ
とになる。

［発明が解決しようとする課８］ 上記のような従来のものにおいては次のような欠点があ
った。

（１）上記のような従来の論理回路（ドライバ回路）を
使用したＬＳＩやその他のＬＳＩ等を実装したプリント
配線基板は、その製作時において正しく配線されたか否
かのテストを実施する。

その際、プリント配ｍ基板の配線不良による短絡発生時
には、ハイレベルｒＨ，の出力からロレベル「ＬＪの出
力に向かって過大な電流が流れ（電流駆動能力が大であ
るため）、トランジスタ等の素子破壊を起こす恐れがあ
る。

（２）近年、ＬＳＩ等を実装する基板の配線密度は高密
度化している。加えて、ＬＳＩのバッケジも多ピン化し
、容易に基板の配線不良を検出することが困難となって
きている。

このため、上記のようなテスト時における素子破壊を防
ぐのは困難である。

本発明は、このような従来の欠点を解消し、し３１等を
搭載したプリント配線基板の配線不良等のテスト時にお
いて、配線不良による短絡が発生しても、素子破壊を起
こすことなく、正確な検査ができるようにすることを目
的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図であり、図中第３図と同符号は
同一のものを示す。また、■は抵抗バイアス形の基本的
なり　ｉ−ＣＭＯＳ論理回路、２はＣ−ＭＯＳ　トラン
ジスタ、３はスイッチ回路、Ｓｌ、Ｓ７はスイッチ、Ｔ
Ｍはテストモード端子を示す。

本発明は、ＰチャンネルのＭＯＳトランジスタＱ２、Ｎ
チャンネルのＭＯＳトランジスタＱ５、バイポーラトラ
ンジスタＱ３、Ｑ６から成る抵抗バイアス形の基本的な
りｉ−ＣＭＯ３論理回論理回路段に、ＰチャンネルＭＯ
ＳトランジスタＱ１とＮチャンネルＭＯＳトランジスタ
Ｑ４とから成るＣ−ＭＯ３Ｉ−ランジスタ２を並列接続
したドライバ回路の入力端に、スイッチ回路３を設け、
このスイッチ回路にテストモード端子ＴＭを設けたもの
である。

上記の基本的なり　ｉ−ＣＭＯ３論理回論理回路段に、
Ｃ−ＭＯＳ　Ｉ−ランジスタ２を並列接続したドライバ
回路は、第３図（Ｂ）に示したものと同じであり、この
ドライバ回路の入力端子ＩＮとは別に、テストモード端
子ＴＭを設け、スイッチ回路３のスイッチＳ１、Ｓ２を
切り替える。

テストモード端子ＴＭにハイレベル信号ｒＨ。

が入力すると、スイッチ回路３のスイッチＳ１が閉じ、
Ｓ２が開く。

この状態は、第３図（Ｂ）に示した従来の回路と同じで
あり、入力端子ＩＮがハイレベルｒＨ。

の時、出力端子ＯＵＴはローレベルの「し」、入力端子
ＩＮが「Ｌ」ならば出力端子ＯＵＴは［Ｈ」となる。

また、テストモード端子ＴＭが「Ｌ」ならば、スイッチ
回路３のスイッチＳ１は開、ＳＺは閉となる。

この状態では、トランジスタＱ４、Ｑ５のゲート人力が
入力端子ＴＮから切り離され、スイッチＳ２により強制
的に電源ＶＣ２（Ｌ）の論理「Ｌ」が人力する。

従って、出力は、トランジスタＱ４、Ｑ５、Ｑ６がオフ
するためハイインピーダンスとなる。この時、入力端子
が「Ｌ」であれば出力はｒＨ，であって、上記従来例と
変わらない。

〔作用〕

本発明は上記のように構成したので、テストモード端子
ＴＭがｒＨ」ならば従来例と同様な論理回路として動作
し、テストモード端子ＴＭが「Ｌ」ならば、出力は強制
的にハイインピーダンスとなる。

すなわち、ＴＭを「Ｌ」にしておけば、入力端子ＩＮが
ｒ　１．　、で出力端子が「１１」となり、入力端子Ｉ
Ｎが川］」で出力端子がハイインピーダンスとなる。

このため、テストモード端子ＴＭを論理「Ｌ」の状態で
、プリント配線基板の各配線に論理「Ｌ」または論理用
１」を印加することにより、短絡不良がある配線での出
力論理「Ｌ」が論理「＋−Ｉ　Ｊに変化して異常を検出
することが可能となる。

またこの時、短絡が発生しても、出力がハイインピーダ
ンスであるから、トランジスタに大電流が流れず、素子
破壊を防止できる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図は、本発明の１実施例の回路図であり、図中、第
１図と同符号は同一のものを示す。また、Ｇ１はインバ
ータ、Ｇ７、Ｑ９はＮチャンネルＭＯＳトランジスタ、
Ｇ８はＰチャンネルＭＯＳトランジスタを示す。

この実施例では、スイッチ回路３のスイッチＳ１として
、トランジスタＱ７とＧ８とから成るトランスミッショ
ンゲートを用い、スイッチＳｚとしてトランジスタＱ９
を用いたものであり、他の回路は従来例と同じである。

テストモード端子ＴＭが論理「■４」の時には、トラン
ジス７９丁がオンで、インバータＧｔの出力が論理「Ｌ
」となるから、トランジスタＱＢがオン、トランジスタ
Ｑ９がオフとなる。

この状態は、第３図（Ｂ）の回路と機能上全く同じであ
る。

次に、ＴＭが論理「Ｌ」の時、トランジスタＱ７とＧ８
がオフで、Ｑ９がオンとなり、トランジスタＱ４、Ｇ５
の入力が入力端子ＩＮと切り離される。

そして、トランジスタＱ９により、強制的に論理「Ｌ」
が入力され、出力はトランジスタＱ４、Ｇ５、Ｇ６がオ
フとなるため、ハイインピーダンスとなる。なお、この
状態で、入力端子ＩＮが「Ｌ」、出力端子ＯＵＴが「Ｎ
（］の状態は従来例と変わらない。

また、出力端子ＯｔＪ　Ｔと、次段の入力端子ＩＮ（基
板の配線で接続される）の間には、論理レベルを保証す
るためのプルダウン（Ｐｕｌｌ　ｄｏｗｎ）抵抗が接続
される。

上記のようなり　ｉ　−ＣＭＯ３論理回路より成るドラ
イバ回路を用いたＬＳＩ等を、プリント配線基板上へ搭
載して配線し、このプリント配線基板が正しく配線され
ているか否かをテストするには、テストモード端子ＴＭ
を論理「Ｌ」にする。

この時、出力［Ｌｌはハイインピーダンス状態となるか
ら、仮りに、短絡が発生してｒ　ＨＪと「し」とが接続
しても、大電流は流れず、トランジスタ等の素子破壊は
防止できる。

このようにして、素子破壊を防止した状態で、基板の各
配線に論理「Ｌ」、または論理「１１」を印加すること
により、短絡不良がある配線での出力論理ｒＬ、が論理
ｒＨＪに変化して異常を検出することが可能となる。

テスト終了後、通常のドライバ回路として使用する時は
、テストモード端子ＴＭに論理ｒＨ，を固定的に印加し
、トランジス７９丁とＧ８をオンとし、トランジスタＱ
９をオフにして使用すれば、従来のドライバ回路と同じ
回路として使用できる。

〔発明の効果〕

以上説明したように本発明によれば、Ｂｉ−ＣＭＯ３論
理回路より成るドライバ回路を用いたＬＳＩ等を搭載し
て配線したプリント配線基板について、正しく配線され
ているか否かのテストを実施するに際し、テストモード
端子に所定の論理レベル信号を印加しておけば、配線不
良の検出が容易となり、かつ誤配線により、短絡が発生
しても、トランジスタ等の素子破壊が防止できる効果が
ある。

【図面の簡単な説明】

第１図は本発明に係るテストモード付ドライバ回路の原
理図、 第２図は本発明の１実施例の回路図、 第３図は従来例の回路図である。 １−基本的なりｉ−ＣＭＯ３論理回路 ２−ＣＭ　ＯＳ　Ｉ−ランラスタ ３−スイッチ回路 １”　Ｍ−−−テストモード端子

Claims (1)

1. 【特許請求の範囲】 　基本的な抵抗バイアス形のＢｉ−ＣＭＯＳ論理回路（
   １）の前段に、 Ｃ−ＭＯＳトランジスタ（２）を並列接続したドライバ
   回路において、 上記Ｃ−ＭＯＳトランジスタ（２）の入力側に、テスト
   モード信号による切り替えで、上記ドライバ回路の出力
   を強制的にハイインピーダンスにする、論理レベルの信
   号を出力するスイッチ回路（３）を接続したことを特徴
   とするテストモード付ドライバ回路。