JPH03132021A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置特にいわゆるベリラド・コンタクト
技術を用いた半導体装置の製造方法に係わる。

〔発明の概要］ 本発明は、半導体表面の絶縁層上に形成された第１の半
導体層を所要のパターンにパターニングして電極ないし
は配線を形成し、絶縁層を等方性エツチングによって電
極ないし配線の、上記半導体上とのコンタクト部下に入
り込む空洞を形成してコンタクト窓を穿設し、この電極
ないし配線のコンタクト部下の空洞内に入り込んで第２
の半導体層を化学的気相成長法によって形成し、異方性
エツチングによってこの電極ないし配線と絶縁層との各
上面の上記第２の半導体層を除去して、この電極ないし
配線を、上記半導体の所定部に、空洞内の第２の半導体
層を介してコンタクトする事により、集積密度の向上及
び信頼性の向上とをはかる。

或いは上述した製造過程において、第２の半導体層を化
学的気相成長法によって形成した後にこの第２の半導体
層を上記空洞内への入り込み部分を残して酸化して、電
極ないし配線を上記半導体の所定部に、空洞内の第２の
半導体層を介してコンタクトする事によって、集積密度
の向上及び信頼性の向上をはかる。

〔従来の技術〕

半導体装置の製造過程において、半導体基体と、ゲート
電極となる半導体層、例えば多結晶シリコンとを電気的
に直接コンタクトするいわゆるヘリノド・コンタクトと
いう方法がある。このヘリノド・コンタクトを形成する
過程の１例を、従来の製造工程を示した第３図を参照し
て説明する。

第３図Ａにおいて、（３１）は例えばシリコンＳｉ半導
体基体より成る半導体で、この半導体（３１）上の、回
路素子例えば絶縁ゲート型電界効果トランジスタＭＯＳ
−ＦＥＴの形成部以外のいわゆるフィールド部には、例
えば熱酸化により厚いＳｉＯ□フィールド絶縁層（３２
）を形成する。そしてこのフィールド絶縁層（３２）が
形成されていない、回路素子形成部にそれぞれ例えば薄
いＳｉＯ□酸化膜によってゲート絶縁膜（３３）を被着
形成した後、これを所要のパターンにパターニングする
ための第１のレジス１−（３４）例えばフォトレジスト
を所要のパターンに被着形成する。

次に第３図Ｂに示すように、第１のレジスト（３４）を
マスクとしてＲＩＥ（反応性イオンエツチング：　Ｒｅ
ａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法等の半導体
（１）の主面に対して垂直な方向に作用する異方性エツ
チングによりゲート絶縁層（３３）を除去し、コンタク
トホール形成部（３５）を形成したのち、さらに自然酸
化膜を除去するために、例えばフッ酸１１Ｆ水溶液によ
りライトエツチングを行う。

全面的に多結晶シリコン半導体層（３６）をＣＶＤ法（
化学的気相成長法：　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　
Ｄｅｐｏｓｉｔｉｏｎ）等によって被着形成する。次に
、これを所要のパターンのゲート電極にパターニングす
る。すなわち、第３図Ｃに示すように、半導体層（３６
）上に第２のレジスト（３７）をフォトレジストの塗布
、パターン露光及び現像によって形成する。この場合の
パターン露光の露光マスクの位置合せは、フィールド絶
縁層（３２）のパターンないしはこの絶縁層（３２）と
共に形成された位置合せ用パターンを基準にしてなされ
る。

次に第３図りに示すように、第２のレジスト（３７）を
マスクとして、ＲＩＥ法等の半導体（１）の主面に対し
て垂直な方向に作用する異方性エツチングにより所要部
以外の半導体層（３６）を除去して、ゲート電極（３９
）を形成する。

その後、全面的にイオン注入を行い、ゲート電極（３９
）にこれを低比抵抗化する不純物導入を行うと共に、絶
縁層（３２）及び（３３）をマスクにして半導体（３１
）中に不純物注入を行い、その後アニールすることによ
って、半導体層（３６）によるゲート電極（３９）から
これに連接する半導体（３１）中への不純物の拡散と注
入不純物の活性化を行って、ソース及びドレイン領域等
の半導体領域（４０）を形成する。

このようにすれば、所要の半導体領域（４０）にゲート
電極（３９）がコンタクトされた、すなわちいわゆるヘ
リノド・コンタクトされた半導体装置が得られる。

このような従来方法による場合、上述したように第２の
レジスト（３７）の形成において、その露光マスクの位
置合せは、フィールド絶縁層（３２）のパターンを基準
にしてなされる。つまり、ゲート電極（３９）のパター
ンとコンタクト部とのパターンの位置合せが直接的にな
されていないことから、マスク合せに高い精度が得られ
ていない。そのため、マスク合せ裕度を大きく取る必要
があり、高密度化を阻害する。

また、第３図Ｂにおいてコンタクトホール形成部（３５
）を形成した後、その上に半導体層（３６）を被着する
前に、コンタクトホール形成部（３５）に生成した自然
酸化膜を除去するためのフッ酸１１Ｆ水溶液等によるラ
イトエツチングが必要となるが、比較的薄いゲーＩ・絶
縁層（３３）はこのライトエツチングの影響を大きく受
けるので、その膜厚の制御や、耐圧性及び信頼性の劣化
を招く恐れがある。

更に第２のレジス）　（３７）をマスクとして、半導体
層（３６）をＲＩＥ法等によりエツチングする際に、こ
の半導体層（３６）の膜厚が厚いことから、所要部以外
の半導体層を完全に取り除くためのオーバー・エツチン
グ時間を必要とし、このため第３図りに示すように、半
導体（３１）上に半導体領域（４０）による接合ｊに近
接して凹部（３８）が形成されることから、この凹部（
３８）における汚損の接合Ｊへの影響が大となって、リ
ークが発生する等の特性劣化を招来する様な信頼性低下
の問題があった。

〔発明が解決しようとする課題］ 本発明は、上述した高集積度化の課題及び信頼性の課題
を解決する半導体装置の製造方法を得んとするものであ
る。

〔課題を解決するための手段〕

第１図は本発明による半導体装置の製造工程を示す。

本発明は第１図Ａに示すように、半導体（１）の表面の
絶縁層（２）上に形成された第１の半導体層（３）を所
要のパターンにパターニングして、第１図Ｂに示すよう
に電極ないし配線（５）を形成する。次に第１図Ｃ−Ｄ
に示すように絶縁層（２）を等方性エツチングによって
電極ないし配線（５）の、半導体（１）とのコンタクト
部（７）下に入り込む空洞（８）を形成してコンタクト
窓（９）を穿設する。第１図Ｅに示すように、電極ない
し配線（５）のコンタクト部（７）下の空洞（８）内に
入り込んで、第２の半導体層（１０）をＣＶＤ法によっ
て形成する。第１図Ｆに示すように、半導体（１）の主
面に対して垂直な方向に作用する異方性エツチングを行
い、電極ないし配線（５）と絶縁層（２）との各上面の
第２の半導体層（１０）を除去して、電極ないし配線（
５）を半導体（１）の所定部に、空洞（８）内の第２の
半導体層（ｌＯ）及び側壁（１０ａ）を介してコンタク
トする。

或いは第２図にその製造工程図を示すように、第１図Ａ
−Ｄと同様の工程（第２図Ａ−Ｄ）を経た後、第２図Ｆ
に示すように第２の半導体層（１０）を空洞（８）内へ
の入り込み部分を残して酸化して、酸化層（１１）を形
成し、電極ないし配線（５）を半導体（１）の所定部に
、空洞（８）内の第２の半導体層（１０）を介してコン
タクトする。

〔作用〕

上述した本発明によれば、第１図Ａ及び第２図Ａに示す
ように、半導体（１）の表面の絶縁層（２）上に第１の
半導体層（３）を形成し、この第１の半導体層（３）を
所要のパターンにパターニングするための第２のレジス
ト（６）の形成における露光マスクの位置合せ、すなわ
ちコンタクト窓（９）の位置合せは、電極ないし配線（
５）のパターン自体、或いはこれと同時に形成した位置
合せ用パターンとの直接的位置合せで行うので、高精度
に位置合せを行うことができ、従って合せ裕度の低減化
をはかることができ、より高集積度化をはかる事ができ
る。

また、本発明による製造方法では、第１図Ａ〜Ｄ及び第
２図Ａ−Ｄに示すように、第１の１′−導体層（３）を
被着した後にコンタクト部（力を形成するため、前述し
た従来方法における自然酸化膜を除去するための、ＨＦ
水溶液等によるライトエツチングの必要がないので、こ
のライトエツチングによるゲート絶縁層（２６）の膜厚
の制御性、耐圧性及び信頼性の劣化を回避することがで
きる。

また、本発明製造方法によれば、第１図Ａ−Ｂ及び第２
図Ａ−Ｂで示した電極ないし配線（５）のパターニング
すなわち第１の半導体層（３）に対するエンチングを行
うが、このとき、半導体（１）はゲート絶縁層（２ｂ）
に覆われているため、これがエツチングされることがな
く、凹部が生じない。また第１図で説明した本発明製造
方法において、第１図Ｅ〜Ｆに示すように、第２の半導
体層（１０）を工・ノチングする際も、この第２の半導
体層（ｌＯ）はその膜厚が小さいため、側壁（１０ａ）
以外の第２の半導体層（ｌＯ）を完全に取り除（ための
長時間のエツチングを必要としないことから、オーバー
エツチングも小さくすることができて、半導体（１）に
四部を生ずることが殆どないため、凹部によるリーク等
の問題を回避することができる。

〔実施例］ 先ず、第１図を参照して、本発明方法の１実施例を説明
する。

この実施例においては、例えばＳ　−ＲＡＭ　（スタテ
ィック・ランダム・アクセス・メモリ）等を構成するＭ
ＯＳ−ＦＥＴを回路素子として有する大集積回路ＬＳＩ
を得る場合で、その所定のＭＯＳ　−ＦＥＴのゲート電
極を、他の所定の半導体領域にコンタクトするヘリラド
・コンタクトを行う方法で、第１図Ａに示すように、例
えばシリコン半導体基体より成る半導体（１）の上に、
回路素子例えばＭＯＳ−ＦＩＥＴの形成部以外のいわゆ
るフィールド部には、例えば熱酸化により厚い５ｉｎ２
フイ一ルド絶縁層（２ａ）を形成する。そしてこのフィ
ールド絶縁層（２ａ）が形成されていない、回路素子形
成部にそれぞれ例えば薄いＳｉＯ□酸化膜によってゲー
ト絶縁層（２ｂ）を被着形成した後、例えば多結晶シリ
コンより成る第１の半導体層（３）を全面的に、例えば
ＣＶＤ法により被着形成し、この第１の半導体層（３）
上に所要パターンの第１のレジスｉ　（４）を光学的手
法即ちレジストの塗布、パターン露光及び現像処理によ
り形成する。

次に第１図Ｂに示すように、この第１のレジスト（４）
をマスクとして第１の半導体層（３）を、例えばＲＩＥ
法により半導体（１）の主面に対して垂直な方向に作用
する異方性エツチングを行い、所要のパターンにパター
ニングして電極ないし配線（５）すなわちこの例ではゲ
ート電極を形成する。

次に第１図Ｃに示すように、このゲート電極（５）と、
半導体（１）とのコンタクト部とその周辺を含んだ開口
（６ａ）を有する、第２のレジスト（６）を、レジスト
の塗布、パターン露光及び現像処理により形成する。こ
のとき、第２のレジスト（６）は、ゲート電極（５）又
はこのゲート電極（５）と同時に形成したパターンを基
準としてそのマスクの位置合せを行う。

次に第１図りに示すように、第２のレジスト（６）の開
口（６ａ）を通して、ゲー１［Ｈ＆層（２）をエツチン
グして、コンタクト窓（９）を穿設する。この場合、そ
のエツチングは、例えばＨＦ水溶液による等方性を有す
るエツチングによって行い、ゲート電極（５）の、半導
体（１）とのコンタクト部（７）の下もエツチングされ
るようにオーバー・エンチングを行ってコンタクト部（
７）下に入り込む空洞（８）を形成する。その後筒２の
レジスト（６）を除去する。

次に第１図已に示すように、空洞（８）内に入り込むよ
うな第２の半導体層例えば多結晶シリコン層（１０）を
全面的にＣＶＤ法等によってゲート酸化膜（２ｂ）の膜
厚と同程度の厚さに形成して、ゲート電極（５）と半導
体（１）との導通を取る。その後、全面的にイオン注入
を行い、ゲート電極（５）及び第２の多結晶シリコン半
導体層（１０）にこれを低比抵抗化する不純物の導入を
行うと共に、絶縁層（２ａ）及び（２ｂ）をマスクにし
て半導体（１）中に不純物注入を行い、その後アニール
することによって、ゲート電極（５）及び空洞（８）内
を含んだ第２の多結晶シリコン半導体層（１０）からこ
れに連接する半導体（１）中への不純物の拡散と注入不
純物の活性化を行って、ソース及びドレイン領域等の半
導体領域（１１）を形成する。

次に第１図Ｆに示すように、第２の多結晶シリコン層（
１０）を半導体（１）の主面に対して垂直な方向に作用
する異方性エンチング、例えばＲＩＥ法によって、ゲー
ト電極（５）上の第２の半導体層（１０）の厚さに相当
するエツチングを行う。ゲート電極（５）の端部に接す
る側壁（ｌｏａ）と空洞（８）内の第２の半導体層（１
０）を残して除去する。このようにして、電極ないし配
線、この場合ゲート電極（５）を、半導体（１）の所定
部に、空洞（８）内及び側壁（１０ａ）の第２の多結晶
シリコン半導体層（ｌＯ）を介してコンタクトさせるこ
とができる。

次に第２図を参照して、他の本発明方法の実施例を説明
する。

この場合においても、第２図Ａ−Ｅに示す様に、第１図
Ａ〜Ｅに示したと同様の工程をとる。第２図Ａ−Ｆにお
いて、第１図Ａ〜Ｆに対応する部分には同一符号を付し
て、重複説明を省略する。

その後第２図Ｆに示すように気相成長させた第２の多結
晶シリコン半導体層（１０）を、空洞（８）の内側の入
り込み部分を残して酸化し、酸化膜（１２）を形成する
。このようにして、電極ないし配線、この場合ゲート電
極（５）を半導体（１）の所定部に、空洞（８）内及び
側壁（１０ａ）の第２の多結晶シリコン半導体層（１０
）を介してコンタクトさせることができる。

なお上述した例においては、第１図Ａ及び第２図へに示
した第１の半導体層（３）を多結晶シリコン層としたが
、多結晶シリコン層上に高融点金属、例えばタングステ
ンによるシリサイド層のある積層構造の、いわゆるポリ
サイド層でもよい。また、本発明は、上述したＳ　−Ｒ
ＡＭにおけるベリンド・コンタクトを形成する場合に限
らずそのほか各種のコンタクト部を有する各種の半導体
装置の製造方法に適用できるものである。

（発明の効果］ 上述した本発明によれば、第１図Ａ及び第２図Ａに示す
ように、半導体（１）の表面の絶縁層（２）上に第１の
半導体層（３）を形成し、この第１の半導体層（３）を
所要のパターンにパター二〉′グするための第２のレジ
ス１賢６）の形成における露光マスクの位置合せ、すな
わちコンタクト窓（９）の位置合せは、電極ないし配線
（５）のパターン自体、或いはこれと同時に形成した位
置合せ用パターンとの直接的位置合せで行うので、高精
度に位置合せを行うことができ、従って合せ裕度の低減
化をはかることができ、より高望精度化をはかる事がで
きる。

また、本発明による製造方法では、第１図Ａ〜■〕及び
第２図Ａ−Ｄに示すように、第１の半導体層（３）を被
着した後にコンタクト部（７）を形成するため、前述し
た従来方法における自然酸化膜を除去するだめの、肝水
溶液等によるライトエツチングの必要がないので、この
ライトエツチングによるゲート絶縁層（２ｂ）の膜厚の
制御性、耐圧性及び信中ｎ性の劣化を回避することがで
きる。

また、本発明製造方法によれば、第１図Ａ−Ｂ及び第２
図Ａ−Ｂで示した電極ないし配線（５）のパターニング
すなわち第１の半導体層（３）に対するエンチングを行
うが、この時、半導体（１）はゲーＩ・絶縁層（２ｂ）
に覆われているため、これが、エツチングされることが
なく、凹部が生じない。また第１図で説明した本発明製
造方法において、第１図Ｅ〜Ｆに示すように、第２の半
導体層（１０）をエツチングする際も、この第２の半導
体層（１０）はそのｌ１ｉｌゾが小さいため、側壁（１
０ａ）以外の第２の半導体層（１０）を完全に取り除く
ための長時間のエツチングを必要としないことから、オ
ーバーエツチングも小さくすることができて、半導体（
１）に凹部を生ずることが殆どないため、凹部によるリ
ーク等の問題を回避することができる。

【図面の簡単な説明】

第１図Ａ−Ｆ及び第２図Ａ−Ｆは本発明による半導体装
置の製造方法の１例の路線的拡大断面図、第３図Ａ−Ｄ
は従来の半導体装置の製造方法の１例の路線的拡大断面
図である。 （１）は半導体、（２）は絶縁層、（２ａ）はフィール
ド絶縁層、（２ｂ）はゲート絶縁層、（３）は第１の半
導体層、（４）は第１のレジスト、（５）は電極ないし
配線、（６）は第２のレジスト、（６ａ）は第２のレジ
ストの開口、（力はコンタクト部、（８）は空洞、（９
）はコンタクト窓、（１０）は第２の半導体層、　（１
０ａ）は側壁、（１１）は半導体領域、（１２）は酸化
層、（３１）は半導体、（３２）はフィールド絶縁層、
（３３）はゲート絶縁層、（３４）は第１のレジスト、
（３５）はコンタクトホール形成部、（３６）は半導体
層、（３７）は第２のレジスト、（３８）は穿孔部、（
３９）はゲート電極、（４０）は半導体領域、である。 代 理 人 松 隈 秀 盛 オ廼貞４８月ｎう（迂コニラ 程／ｌ断面図 第２図 面図 １ 俊象／１ｍ　４ 第 、工＄！Ｊｆ’ｒ（１］凹 ３図

Claims (1)

1. 【特許請求の範囲】 １、半導体表面の絶縁層上に形成された第１の半導体層
   を所要のパターンにパターニングして電極ないしは配線
   を形成する工程と、 上記絶縁層を等方性エッチングによって上記電極ないし
   は配線の上記半導体とのコンタクト部下に入り込む空洞
   を形成してコンタクト窓を穿設する工程と、 上記電極ないしは配線の上記コンタクト部下の空洞内に
   入り込んで第２の半導体層を化学的気相成長法によって
   形成する工程と、 異方性エッチングによって上記電極ないしは配線と上記
   絶縁層の各上面の上記第２の半導体層を除去する工程と
   を有し、 上記電極ないしは配線を上記半導体の所定部に上記空洞
   内の上記第２の半導体層を介してコンタクトする ことを特徴とする半導体装置の製造方法。 ２、半導体表面の絶縁層上に形成された第１の半導体層
   を所要のパターンにパターニングして電極ないしは配線
   を形成する工程と、 上記絶縁層を等方性エッチングによって上記電極ないし
   は配線の、上記半導体とのコンタクト部下に入り込む空
   洞を形成してコンタクト窓を穿設する工程と、 上記電極ないしは配線の上記コンタクト部下の空洞内に
   入り込んで第２の半導体層を化学的気相成長法によって
   形成する工程と、 上記第２の半導体層を上記空洞内への入り込み部分を残
   して酸化する工程とを有し、 上記電極ないしは配線を上記半導体の所定部に上記空洞
   内の上記第２の半導体層を介してコンタクトする ことを特徴とする半導体装置の製造方法。