JPH03139924A - パラレル信号監視回路 - Google Patents
パラレル信号監視回路Info
- Publication number
- JPH03139924A JPH03139924A JP27889989A JP27889989A JPH03139924A JP H03139924 A JPH03139924 A JP H03139924A JP 27889989 A JP27889989 A JP 27889989A JP 27889989 A JP27889989 A JP 27889989A JP H03139924 A JPH03139924 A JP H03139924A
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- JP
- Japan
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- parity
- shift register
- parities
- circuit
- parallel
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- Pending
Links
- 238000012544 monitoring process Methods 0.000 title abstract description 11
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 238000004364 calculation method Methods 0.000 claims description 32
- 239000011159 matrix material Substances 0.000 abstract description 3
- 230000003111 delayed effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパラレル信号監視回路に関する。
第３図は従来のパラレル信号監視回路の一例を示すブロ
ック図である。
ック図である。
本例のパラレル信号監視回路は、入力したＮ個のパラレ
ル信号に対してパリティ演算を行うパリティ演算回路３
０１と、Ｎ個のパラレル信号とパリティ演算回路３０１
の出力であるパリティ信号とを入力してパリティ演算結
果と送信されてきたパリティ信号を比較することによっ
てパリティエラーを検出するパリティエラー検出回路３
０２により構成されている。
ル信号に対してパリティ演算を行うパリティ演算回路３
０１と、Ｎ個のパラレル信号とパリティ演算回路３０１
の出力であるパリティ信号とを入力してパリティ演算結
果と送信されてきたパリティ信号を比較することによっ
てパリティエラーを検出するパリティエラー検出回路３
０２により構成されている。
上述した従来のパラレル信号監視回路では、パリティ演
算を行っているパラレル信号が２ビット誤りを起こした
時にそれを検出できないばかりでなく、どのパラレル信
号が誤っているかの判別ができないという欠点がある。
算を行っているパラレル信号が２ビット誤りを起こした
時にそれを検出できないばかりでなく、どのパラレル信
号が誤っているかの判別ができないという欠点がある。
本発明のパラレル信号監視回路は、Ｎ本のパラレル信号
をそれぞれ入力とするＮ個の第１のシフトレジスタ回路
と、このＮ個の第１のシフＩ・レジスタ回路の第１の出
力信号を入力とする第１のパリティ演算回路と、前記Ｎ
個の第１のシフトレジスタ回路の第２の出力信号を入力
とする第２のパリティ演算回路とを備える送信部と、前
記Ｎ本のパラレル信号をそれぞれ入力とするＮ個の第２
のシフトレジスタ回路と、このＮ個の第２のシフトレジ
スタ回路の第１の出力信号および前記第１のパリティ演
算回路の出力信号を入力とする第１のパリティエラー検
出回路と、前記Ｎ個の第２のシフトレジスタ回路の第２
の出力信号および前記第２のパリティ演算回路の出力信
号を入力とする第２のパリティエラー検出回路とを備え
る受信部とからなることを特徴とする。
をそれぞれ入力とするＮ個の第１のシフトレジスタ回路
と、このＮ個の第１のシフＩ・レジスタ回路の第１の出
力信号を入力とする第１のパリティ演算回路と、前記Ｎ
個の第１のシフトレジスタ回路の第２の出力信号を入力
とする第２のパリティ演算回路とを備える送信部と、前
記Ｎ本のパラレル信号をそれぞれ入力とするＮ個の第２
のシフトレジスタ回路と、このＮ個の第２のシフトレジ
スタ回路の第１の出力信号および前記第１のパリティ演
算回路の出力信号を入力とする第１のパリティエラー検
出回路と、前記Ｎ個の第２のシフトレジスタ回路の第２
の出力信号および前記第２のパリティ演算回路の出力信
号を入力とする第２のパリティエラー検出回路とを備え
る受信部とからなることを特徴とする。
次に、本発明について第１図、第２図を参照し。
て説明する。
第１図は本発明のパラレル信号監視回路の一実施例を示
すブロック図、第２図は第１図におけるデータのタイミ
ングチャートである。
すブロック図、第２図は第１図におけるデータのタイミ
ングチャートである。
第１図において、本実施例は４本のパラレル信号をそれ
ぞれ入力とする４個のシフトレジスタ回路１ｉ、１２，
１３．１４と、シフトレジスタ回路１１．〜１４の第１
の出力信号を入力とするパリティ演算回路１５と、シフ
トレジスタ１］−１〜・１４の第２の出力信号を入力と
するパリティ演算回路１６とから構成される送信部１０
と、４本のパラレル信号をそれぞれ入力とする４個のシ
フＩ・レジスタ回路２１，２２．２３．２４と、シフト
レジスタ回路２】、〜２４の第１の出力信号とパリティ
演算回路１５の出力信号とを入力とするパリティエラー
検出回路２５と、シフトレジスタ回路２１．〜２４の第
２の出力信号とパリティ演算回路１６の出力信号とを入
力とするパリティエラー検出回路２６とから構成される
受信部２０とを備えている。
ぞれ入力とする４個のシフトレジスタ回路１ｉ、１２，
１３．１４と、シフトレジスタ回路１１．〜１４の第１
の出力信号を入力とするパリティ演算回路１５と、シフ
トレジスタ１］−１〜・１４の第２の出力信号を入力と
するパリティ演算回路１６とから構成される送信部１０
と、４本のパラレル信号をそれぞれ入力とする４個のシ
フＩ・レジスタ回路２１，２２．２３．２４と、シフト
レジスタ回路２】、〜２４の第１の出力信号とパリティ
演算回路１５の出力信号とを入力とするパリティエラー
検出回路２５と、シフトレジスタ回路２１．〜２４の第
２の出力信号とパリティ演算回路１６の出力信号とを入
力とするパリティエラー検出回路２６とから構成される
受信部２０とを備えている。
次に本実施例の動作について第２図を併用して説明する
。
。
送信部１０では４本のパラレル信号のデータＡ、データ
Ｂ、データＣ，データＤが入力された時、シフトレジス
タ回路１１，１２，１３．１４にそれぞれ入力されてあ
らかじめ決められた遅延がかけられる。本実施例ではシ
フトレジスタ回路の第１の出力信号はデータＡは３ビツ
ト、データＢは２ビツト、データＣは１ビツト、データ
Ｄは０ビットの遅延がかけられ、第２の出力信号はデー
タＡはＯビット、データＢは１ビツト、データＣは２ビ
ツト、データＤは３ビツトの遅延がかけられる。パリテ
ィ演算回路１５．１６はシフトレジスタ回路１１．〜１
４の各出力信号が入力されてパリティ演算を行い、それ
ぞれ演算結果のパリティ１．パリティ２を出力する。
Ｂ、データＣ，データＤが入力された時、シフトレジス
タ回路１１，１２，１３．１４にそれぞれ入力されてあ
らかじめ決められた遅延がかけられる。本実施例ではシ
フトレジスタ回路の第１の出力信号はデータＡは３ビツ
ト、データＢは２ビツト、データＣは１ビツト、データ
Ｄは０ビットの遅延がかけられ、第２の出力信号はデー
タＡはＯビット、データＢは１ビツト、データＣは２ビ
ツト、データＤは３ビツトの遅延がかけられる。パリテ
ィ演算回路１５．１６はシフトレジスタ回路１１．〜１
４の各出力信号が入力されてパリティ演算を行い、それ
ぞれ演算結果のパリティ１．パリティ２を出力する。
一方受信部２ではシフトレジスタ回路２１．〜２４でシ
フトレジスタ回路１１．〜１４と同じパラレルデータ信
号の遅延を行う。パリティエラー検出回路２５ではシフ
トレジスタ回路２１．〜２４の第１の出力信号のパリテ
ィ演算を行い、これをパリティ演算回路１５の出力信号
のパリティ１と比較してパリティエラーを出力する。同
様にパリティエラー検出回路２６ではシフトレジスタ回
路２１．〜２４の第２の出力信号のパリティ演算を行い
、これをパリティ演算回路１６の出力信号のパリティ２
と比較してパリティエラーを出力する。
フトレジスタ回路１１．〜１４と同じパラレルデータ信
号の遅延を行う。パリティエラー検出回路２５ではシフ
トレジスタ回路２１．〜２４の第１の出力信号のパリテ
ィ演算を行い、これをパリティ演算回路１５の出力信号
のパリティ１と比較してパリティエラーを出力する。同
様にパリティエラー検出回路２６ではシフトレジスタ回
路２１．〜２４の第２の出力信号のパリティ演算を行い
、これをパリティ演算回路１６の出力信号のパリティ２
と比較してパリティエラーを出力する。
第２図のタイミングチャー１へは演算の方法を示したも
ので、例えば実線で示しなａ ｌ ＋ ｂ ２Ｃ３＋
ｄ４のパリティ演算したもの、 ａ２ 、 ｂｇ。
ので、例えば実線で示しなａ ｌ ＋ ｂ ２Ｃ３＋
ｄ４のパリティ演算したもの、 ａ２ 、 ｂｇ。
Ｃ４＋ｄ５のパリティ演算したものおよびａ３ｂ４ 、
Ｃ５＋ ｄ６のパリティ演算したものがパリティ１とな
り、また破線で示したａ４ 、 ｂ３ｃ２＋ ｄｌのパ
リティ演算したもの、ａ５ ＋ ｂ４Ｃ３、ｄ２のパリ
ティ演算したものおよびａ６゜ｂ５ ＋ ｃ４ 、ｄ３
のパリティ演算したものがパリティ２となる。
Ｃ５＋ ｄ６のパリティ演算したものがパリティ１とな
り、また破線で示したａ４ 、 ｂ３ｃ２＋ ｄｌのパ
リティ演算したもの、ａ５ ＋ ｂ４Ｃ３、ｄ２のパリ
ティ演算したものおよびａ６゜ｂ５ ＋ ｃ４ 、ｄ３
のパリティ演算したものがパリティ２となる。
このように本実施例では、パラレルデータを２つのパリ
ティを用いてマトリックスに監視することにより、従来
の１ビツトのパリティを用いた監視回路では検出できな
かったパリティ演算の範囲での２ビット誤り検出が可能
であり、また１ビツト誤りに関しては誤りビットの判別
ができる。
ティを用いてマトリックスに監視することにより、従来
の１ビツトのパリティを用いた監視回路では検出できな
かったパリティ演算の範囲での２ビット誤り検出が可能
であり、また１ビツト誤りに関しては誤りビットの判別
ができる。
以上説明したように本発明は、Ｎ本のパラレル信号に対
して２種類のパリティを付加し、各バラＩ／ル信号に対
する時間のずらし方を変えてパリティ演算を行い、２種
類のパリティを用いてパラレル信号をマトリックスに監
視するようにしたので、パラレルデータの２ビット連続
誤りの検出が可能になるとともに、データ１ビツト誤り
に関しＣは誤ったデータの位置の判別が可能になるとい
う効果を有する。
して２種類のパリティを付加し、各バラＩ／ル信号に対
する時間のずらし方を変えてパリティ演算を行い、２種
類のパリティを用いてパラレル信号をマトリックスに監
視するようにしたので、パラレルデータの２ビット連続
誤りの検出が可能になるとともに、データ１ビツト誤り
に関しＣは誤ったデータの位置の判別が可能になるとい
う効果を有する。
データのタイミングチャート、第３図は従来のパラレル
信号監視回路の−・例を示すブロック図である。
信号監視回路の−・例を示すブロック図である。
１０・・・送信部、１１．〜１４．２１．〜２４・・・
シフトレジスタ回路、１５．１６，３０１・・・パリテ
ィ演算回路、２０・・・受信部、２５，２６゜３０２・
・・パリティエラー検出回路。
シフトレジスタ回路、１５．１６，３０１・・・パリテ
ィ演算回路、２０・・・受信部、２５，２６゜３０２・
・・パリティエラー検出回路。
Claims (1)
- Ｎ本のパラレル信号をそれぞれ入力とするＮ個の第１の
シフトレジスタ回路と、このＮ個の第１のシフトレジス
タ回路の第１の出力信号を入力とする第１のパリテイ演
算回路と、前記Ｎ個の第１のシフトレジスタ回路の第２
の出力信号を入力とする第２のパリテイ演算回路とを備
える送信部と、前記Ｎ本のパラレル信号をそれぞれ入力
とするＮ個の第２のシフトレジスタ回路と、このＮ個の
第２のシフトレジスタ回路の第１の出力信号および前記
第１のパリテイ演算回路の出力信号を入力とする第１の
パリテイエラー検出回路と、前記Ｎ個の第２のシフトレ
ジスタ回路の第２の出力信号および前記第２のパリテイ
演算回路の出力信号を入力とする第２のパリテイエラー
検出回路とを備える受信部とからなることを特徴とする
パラレル信号監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27889989A JPH03139924A (ja) | 1989-10-25 | 1989-10-25 | パラレル信号監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27889989A JPH03139924A (ja) | 1989-10-25 | 1989-10-25 | パラレル信号監視回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03139924A true JPH03139924A (ja) | 1991-06-14 |
Family
ID=17603652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27889989A Pending JPH03139924A (ja) | 1989-10-25 | 1989-10-25 | パラレル信号監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03139924A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171860A (en) * | 1981-04-16 | 1982-10-22 | Sony Corp | Method for encoding error correction |
| JPS62253229A (ja) * | 1986-04-25 | 1987-11-05 | Ricoh Co Ltd | 誤り検出方式 |
| JPS63245023A (ja) * | 1987-03-31 | 1988-10-12 | Sony Corp | 誤り訂正符号化方法及び誤り訂正符号化装置 |
-
1989
- 1989-10-25 JP JP27889989A patent/JPH03139924A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57171860A (en) * | 1981-04-16 | 1982-10-22 | Sony Corp | Method for encoding error correction |
| JPS62253229A (ja) * | 1986-04-25 | 1987-11-05 | Ricoh Co Ltd | 誤り検出方式 |
| JPS63245023A (ja) * | 1987-03-31 | 1988-10-12 | Sony Corp | 誤り訂正符号化方法及び誤り訂正符号化装置 |
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