JPS62296263A - デ−タ転送回路 - Google Patents

デ−タ転送回路

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Publication number
JPS62296263A
JPS62296263A JP14085386A JP14085386A JPS62296263A JP S62296263 A JPS62296263 A JP S62296263A JP 14085386 A JP14085386 A JP 14085386A JP 14085386 A JP14085386 A JP 14085386A JP S62296263 A JPS62296263 A JP S62296263A
Authority
JP
Japan
Prior art keywords
memory
processor
data transfer
data
bus line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14085386A
Other languages
English (en)
Inventor
Zenichiro Tabuchi
田渕　善一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electronics Corp
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Filing date
Publication date
Application filed by Matsushita Electronics Corp filed Critical Matsushita Electronics Corp
Priority to JP14085386A priority Critical patent/JPS62296263A/ja
Publication of JPS62296263A publication Critical patent/JPS62296263A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明はプロセッサ間のデータ転送回路特に待ち時間の
短いデータ転送回路に関する。
従来の技術 第４図に従来のデータ転送回路の一構成例を示す。
マスタプロセッサ７からスレーブプロセッサ８へのデー
タ転送は、マスタプロセッサ７のデータをアクセス制御
回路１ｏを遇してメモリー９へ書き込み、メモリー９の
データをスレーブプロセッサ８が読み出すことにより行
なわれていた。
発明が解決しようとする問題点 このような従来の方法では、一つのプロセッサがメモリ
ーに書き込み、または読み出しを行なっている間はその
プロセッサがメモリーを専有することになり、他のプロ
セッサはメモリーが専有から解放されるまでメモリーへ
の書き込み読み出しが禁止されることになり、データ転
送速度を低下させていた。
本発明はかかる点に鑑みてなされたもので、一つのプロ
セッサによるメモリーの専有により発生する他のプロセ
ッサの待ち状態を減少させるデータ転送回路を提供する
ことを目的としている。
問題点を解決するだめの手段 前記問題点を解決するために本発明は、複数個のプロセ
ッサと、同一のアドレスにより選択される書き込み読み
出し可能な前記プロセッサと同数のメモリー回路と、前
記プロセッサと前記メモリ−回路とを一対一の関係で接
、伏するようにバスラインの接続を切り替える前記プロ
セッサと同数の切換え回路とから構成されるデータ転送
回路を提供する。
作　　　用 本発明は上記の構成により、同一のアドレスにより選択
される二つ以上のメモリーの内の一つを、各プロセッサ
が常時専有できることになり、プロセッサがデータ転送
待ちになることがない。
実施例 第１図は本発明のデータ転送回路の実施例を示すブロッ
ク図である。第１図において１はマスタプロセッサであ
って、バスライン１１に接続されている。２はスレーブ
プロセッサであってバスライン２１に接続されている。
３は切換回路であってバスライン１１に接続されている
バスライン３１゜バスライン２１に接続されているバス
ライン３２のいずれか一方とバスライン３３を接続する
。４はメモリーである。切換回路６はバスライン１１と
接続されているバスライン５１．バスライン２１と接続
されているバスライン５２のいずれカ一方とバスライン
６３を接続する。６はメモリーである。バスライン３３
はバスライン４１を介して、バスライン６３はバスライ
ン６１を介して夫々メモリー４とメモリー６に接続され
ている。
第２図、第３図は切換回路の接続状態を表している。切
換回路の状態は第２図あるいは第３図のいずれかの状態
をとる。マスタプロセンサ１は第２図ではメモリー４に
接続され、第３図ではメモリー６に接続される。スレー
ブプロセッサ２は第２図ではメモリー６に接続され、第
３図ではメモリー４に接続されることになり各プロセッ
サは記憶回路を常時専有できることになる。データ転送
は例えば、第２図の状態ではマスタプロセッサ１からメ
モリー４へデータを転送し、伝送終了にょジ切換回路を
第３図の状態に切り替える。第３図の状態では、マスタ
ープロセッサ１はメモリー６へデーターを転送し、スレ
ーブプロセッサはメモリー４からデータを読み出す。ス
レーブプロセッサ２はデータ読み出し終了により、切換
回路全第２図の状態に切り替えメモリー６のデータ読み
出しを行なう。この動作をくり返すことにより、データ
転送を継続して行なう。
発明の効果 以上述べてきたように、本発明によれば、データ転送時
において時間待ちをせずに、プロセッサ間のデータ転送
を行なうことができ、処理スピードにおいて実用的にき
わめて高い性能が提供できるものである。
【図面の簡単な説明】
第１図は本発明の一実施例におけるデータ転送回路を示
すブロック図、第２図および第３図は本発明の切換回路
の状態図、第４図は従来のデータ転送回路のブロック図
である。 ７．１・・・・・・マスクプロセッサ、２，８・・・・
・・スレーブプロセッサ、３・・・・・・切換回路、４
・・・・・・メモリー、５・・・・・・切換回路、９，
６・・・・・・メモリー、１１゜２１．３１．３２，３
３，４１．５１．５２゜５３．６１・・・・・・バスラ
イン、１０・・・・・・アクセス制御回路。 ◇（ ｒ＋　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　勾疎　　　　　　　　　　　　　　　　　
　綜つ　　”）　　　杓 綜

Claims (1)

    【特許請求の範囲】
  1. 複数個のプロセッサと、同一のアドレスにより選択され
    る書き込み読み出し可能な前記プロセッサと同数のメモ
    リー回路と、前記プロセッサと前記メモリー回路とを一
    対一の関係で接続するようにバスラインの接続を切り替
    える前記プロセッサと同数の切換え回路とから構成され
    るデータ転送回路。
JP14085386A 1986-06-17 1986-06-17 デ−タ転送回路 Pending JPS62296263A (ja)

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JP14085386A JPS62296263A (ja) 1986-06-17 1986-06-17 デ−タ転送回路

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JPS62296263A true JPS62296263A (ja) 1987-12-23

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