JPH0315349B2 - - Google Patents
Info
- Publication number
- JPH0315349B2 JPH0315349B2 JP57095345A JP9534582A JPH0315349B2 JP H0315349 B2 JPH0315349 B2 JP H0315349B2 JP 57095345 A JP57095345 A JP 57095345A JP 9534582 A JP9534582 A JP 9534582A JP H0315349 B2 JPH0315349 B2 JP H0315349B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- regions
- forming
- conductivity type
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/67—Complementary BJTs
- H10D84/673—Vertical complementary BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0112—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs
- H10D84/0119—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs
- H10D84/0121—Integrating together multiple components covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating multiple BJTs the components including complementary BJTs the complementary BJTs being vertical BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/65—Integrated injection logic
- H10D84/658—Integrated injection logic integrated in combination with analog structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/031—Manufacture or treatment of isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/30—Isolation regions comprising PN junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、特に高速
のバイポーラトランジスタを含む半導体集製回路
装置に関する。
のバイポーラトランジスタを含む半導体集製回路
装置に関する。
半導体集積回路装置にはPNPトランジスタ、
NPNトランジスタ等が一体化構成されている。
ここで、一般にNPNトランジスタのスイツチン
グ速度は高速にすることが出来る反面、PNPト
ランジスタは構造が複雑であつたり、横方向形成
されたものは高速にすることが出来ない欠点を有
する。従つて、PNPトランジスタ、NPNトラン
ジスタとを含む半導体集積装置はその両トランジ
スタの速度的なアンバランスが生じる故に全体と
して見た場合、回路的にも多くの制限があつた。
NPNトランジスタ等が一体化構成されている。
ここで、一般にNPNトランジスタのスイツチン
グ速度は高速にすることが出来る反面、PNPト
ランジスタは構造が複雑であつたり、横方向形成
されたものは高速にすることが出来ない欠点を有
する。従つて、PNPトランジスタ、NPNトラン
ジスタとを含む半導体集積装置はその両トランジ
スタの速度的なアンバランスが生じる故に全体と
して見た場合、回路的にも多くの制限があつた。
第１図はPNPトランジスタ、NPNトランジス
タを一体化形成した従来の半導体集積回路装置を
示す。
タを一体化形成した従来の半導体集積回路装置を
示す。
第１図において、１はｐ形基板、２は高濃度ｎ
形埋込み層、３はｎ形エピタキシヤル層、４は予
備分離拡散層を示す。５はエピタキシヤル層３表
面から形成された分離拡散層で、予備分離拡散層
４と途中で接続され、活性領域の分離を行なつて
いる。
形埋込み層、３はｎ形エピタキシヤル層、４は予
備分離拡散層を示す。５はエピタキシヤル層３表
面から形成された分離拡散層で、予備分離拡散層
４と途中で接続され、活性領域の分離を行なつて
いる。
６ｅ，６ｃ，７ｂはｐ型拡散層である。ここ
で、NPNトランジスタ部分においては７ｂはベ
ースとなるｐ型領域で、ラテラルPNPトランジ
スタ部分においては６ｅ，６ｃはそれぞれエミツ
タとコレクタを形成している。８ｂはPNPトラ
ンジスタのベース領域用のコンタクト、９ｅは
NPNのトランジスタのエミツタ、９ｃはNPNト
ランジスタのコレクタコンタクトのための高濃度
ｎ形拡散層である。第１図で１体化形成された、
NPN、PNPトランジスタにおいて、PNPの横型
トランジスタはベース巾（領域６ｅと６ｃ間距
離）が平面的、つまりマスクのパターン精度で定
まる。一般に、マスク精度はそれほど正確なもの
でないため、通常短かいもので3μm程度である。
従つて、ベース巾の狭いPNPトランジスタを形
成出来ない。また、NPNトランジスタのベース
領域７ｂにおいては拡散によつて濃度傾斜がつい
ているため、電界傾斜がベース領域で形成される
のでキヤリアの加速がなされ高速化が実現する。
しかし、PNPトランジスタのベース領域３はエ
ピタキシヤル層そのものであり、濃度傾斜がなく
高速化が実現されない。
で、NPNトランジスタ部分においては７ｂはベ
ースとなるｐ型領域で、ラテラルPNPトランジ
スタ部分においては６ｅ，６ｃはそれぞれエミツ
タとコレクタを形成している。８ｂはPNPトラ
ンジスタのベース領域用のコンタクト、９ｅは
NPNのトランジスタのエミツタ、９ｃはNPNト
ランジスタのコレクタコンタクトのための高濃度
ｎ形拡散層である。第１図で１体化形成された、
NPN、PNPトランジスタにおいて、PNPの横型
トランジスタはベース巾（領域６ｅと６ｃ間距
離）が平面的、つまりマスクのパターン精度で定
まる。一般に、マスク精度はそれほど正確なもの
でないため、通常短かいもので3μm程度である。
従つて、ベース巾の狭いPNPトランジスタを形
成出来ない。また、NPNトランジスタのベース
領域７ｂにおいては拡散によつて濃度傾斜がつい
ているため、電界傾斜がベース領域で形成される
のでキヤリアの加速がなされ高速化が実現する。
しかし、PNPトランジスタのベース領域３はエ
ピタキシヤル層そのものであり、濃度傾斜がなく
高速化が実現されない。
更に、PNPトランジスタのコレクタ領域６ｃ
の濃度がベース領域３よりむしろ高く、ベース巾
を縮少していつた場合、コレクタ、エミツタ間耐
圧が急速に下がる。
の濃度がベース領域３よりむしろ高く、ベース巾
を縮少していつた場合、コレクタ、エミツタ間耐
圧が急速に下がる。
以上の様に、従来のPNPトランジスタはベー
ス巾が広い、拡散プロフアイルにより電界傾斜が
ついていない、PNPトランジスタのエミツタ、
コレクタが同一濃度である等の理由により横型
PNPトランジスタは縦型NPNトランジスタに比
し著じるしく特性が劣るのが通常である。従つ
て、第１図に示す半導体集積回路装置においては
全体としての特性が不充分なものとなつていた。
ス巾が広い、拡散プロフアイルにより電界傾斜が
ついていない、PNPトランジスタのエミツタ、
コレクタが同一濃度である等の理由により横型
PNPトランジスタは縦型NPNトランジスタに比
し著じるしく特性が劣るのが通常である。従つ
て、第１図に示す半導体集積回路装置においては
全体としての特性が不充分なものとなつていた。
次に、これを改善した半導体集積回路装置の従
来例を第２図に示す。第２図の場合はPNPトラ
ンジスタを縦型形成したものである。
来例を第２図に示す。第２図の場合はPNPトラ
ンジスタを縦型形成したものである。
第２図において、１１はｐ型基板、１２は高濃
度ｎ型埋込み層、１３はｎ型エピタキシヤル層、
１４はｐ型予備分離拡散層で、１５は分離拡散層
である。この分離拡散層１４及び１５により、活
性領域を分離する。１６はｎ型埋込み層１２上に
イオン注入法等で製作されたｐ型領域で、縦型
PNPのコレクタとなる領域である。１７，１８
はそれぞれ分離拡散層１４，１５の領域形成時に
同時形成されるもので、コレクタ領域１２の引出
し拡散層となつている。１９はベースの引き出し
拡散層である。２０はp+の拡散層で分離層１５
と同時に形成され、縦型PNPトランジスタのエ
ミツタとなる領域である。
度ｎ型埋込み層、１３はｎ型エピタキシヤル層、
１４はｐ型予備分離拡散層で、１５は分離拡散層
である。この分離拡散層１４及び１５により、活
性領域を分離する。１６はｎ型埋込み層１２上に
イオン注入法等で製作されたｐ型領域で、縦型
PNPのコレクタとなる領域である。１７，１８
はそれぞれ分離拡散層１４，１５の領域形成時に
同時形成されるもので、コレクタ領域１２の引出
し拡散層となつている。１９はベースの引き出し
拡散層である。２０はp+の拡散層で分離層１５
と同時に形成され、縦型PNPトランジスタのエ
ミツタとなる領域である。
２１は通常のNPNトランジスタのエミツタ層、
２２はベース層、２３はエミツタ２１と同時に形
成されたコレクタ・コンタクト部である。
２２はベース層、２３はエミツタ２１と同時に形
成されたコレクタ・コンタクト部である。
さて、第２図でp+拡散層２０、ｎ型エピタキ
シヤル層１３、p+型コレクタ層１６によつて縦
型PNPトランジスタが形成される。このPNPト
ランジスタは第１図で示した横型PNPトと違い、
ベース巾がマスクの寸法及び寸法精度によつて決
定されておらず、エピタキシヤル層１３の厚み及
び、p+拡散領域１６の深さに依存しているため、
拡散制御によつてベース巾は狭く出来る利点があ
る。しかしこの構造においても多くの欠点があ
る。まず第１にベース巾であるが、これはエピタ
キシヤル層１３の厚みからエミツタ２０の拡散深
さとｐ型領域１６の上方拡散を引いたものによつ
て決定されるので、ベース巾の分布が非常に大き
い。それに加えるにｐ型拡散層１６の濃度は埋込
み層１２との濃度との加減によつて決まるため、
上方拡散は、ｐ型拡散層１６のドーピング量によ
つて一義的に決まらず、従つて、ベース巾の分布
はますます大きくなつてしまい、ベース巾がパタ
ーン精度で制限されないと云うもののベース巾の
決定制御が困難である。
シヤル層１３、p+型コレクタ層１６によつて縦
型PNPトランジスタが形成される。このPNPト
ランジスタは第１図で示した横型PNPトと違い、
ベース巾がマスクの寸法及び寸法精度によつて決
定されておらず、エピタキシヤル層１３の厚み及
び、p+拡散領域１６の深さに依存しているため、
拡散制御によつてベース巾は狭く出来る利点があ
る。しかしこの構造においても多くの欠点があ
る。まず第１にベース巾であるが、これはエピタ
キシヤル層１３の厚みからエミツタ２０の拡散深
さとｐ型領域１６の上方拡散を引いたものによつ
て決定されるので、ベース巾の分布が非常に大き
い。それに加えるにｐ型拡散層１６の濃度は埋込
み層１２との濃度との加減によつて決まるため、
上方拡散は、ｐ型拡散層１６のドーピング量によ
つて一義的に決まらず、従つて、ベース巾の分布
はますます大きくなつてしまい、ベース巾がパタ
ーン精度で制限されないと云うもののベース巾の
決定制御が困難である。
しかも、第１図で示したPNPトランジスタで
みられた欠点であるベース領域での濃度勾配及び
コレクタ１２の濃度が高い問題は改善されていな
い。
みられた欠点であるベース領域での濃度勾配及び
コレクタ１２の濃度が高い問題は改善されていな
い。
本発明は従来の欠点にかんがみなされたもの
で、高速のバイポーラトランジスタを含む半導体
集積回路装置を提供することを目的とする。すな
わち、本発明は横方向バイポーラトランジスタの
低速性と縦型バイポーラトランジスタの制御性を
改善することによつて、高速のPNP及びNPNの
バイポーラトランジスタを含む半導体集積回路装
置を提供せんとするものである。更に、本発明は
高速のバイポーラトランジスタとI2L素子等のデ
バイスを何ら製造工程を増加することなく一体化
形成可能な半導体集積回路装置を提供せんとする
ものである。
で、高速のバイポーラトランジスタを含む半導体
集積回路装置を提供することを目的とする。すな
わち、本発明は横方向バイポーラトランジスタの
低速性と縦型バイポーラトランジスタの制御性を
改善することによつて、高速のPNP及びNPNの
バイポーラトランジスタを含む半導体集積回路装
置を提供せんとするものである。更に、本発明は
高速のバイポーラトランジスタとI2L素子等のデ
バイスを何ら製造工程を増加することなく一体化
形成可能な半導体集積回路装置を提供せんとする
ものである。
以下、本発明の構成を図面を用いて説明する。
第３図は本発明の一実施例に係る半導体集積回路
装置の構造断面図を示すものである。本実施例に
おいては縦型のPNPトランジスタと縦型NPNト
ランジスタ、高速縦型NPNトランジスタを一体
化形成したものであり、縦型PNPトランジスタ
及び高速縦型NPNトランジスタの部分に改良を
加えたものである。第３図において、３１はｐ型
半導体基板、３２はｎ型高濃度埋込領域、３３は
0.5〜10Ω−cm程度のｎ型エピタキシヤル層で３
〜4μmの厚さに成長される。３４はｐ型高濃度の
予備拡散領域で、エピタキシヤル層３３表面から
形成されるｐ型高濃度拡散領域３５と対をなし、
エピタキシヤル層３３の分離を行なつている。こ
の分離領域３４，３５は酸化膜分離によつて行な
つても本発明の効果は変らない。３６はｐ型の高
濃度領域で、埋込み領域３２の内側に設置せら
れ、分離領域３４と同時に形成せられている。し
かし、高濃度埋込領域３６の表面濃度は、基板３
１上の埋込領域３２が高濃度のためにかなり下が
つており、それため上方への拡散は拡散領域３４
ほど高くならない。３７は拡散領域３５と同時に
形成されたp+拡散領域で、コレクタ抵抗の削減
のために設置せられたものである。 ３８はn+
の拡散領域で、埋込領域３２と接続される。３９
は本発明にかかわる主要拡散部で、途ドーズのイ
オン注入法により形成され、シート抵抗値として
通常のベース抵抗の200Ω／□に比し１桁以上高
い2KΩ／□〜4KΩ／□程度のp-領域である。４
０はｎ型ウエルでp-領域３９上に形成されPNP
トランジスタのベースで領域４１と同時形成され
る。４２は約200Ω／□程度に形成されるｐ領域
でPNPトランジスタのエミツタであり、NPNト
ランジスタのベース領域４３及び高速NPNトラ
ンジスタのベース４４と同時に形成される。４５
はベース領域４０のコレクタ拡散領域であり、
NPNトランジスタのエミツタ領域４６及び高速
NPNトランジスタのエミツタ領域４９と同時に
形成される。４７，５０はそれぞれNPNトラン
ジスタ及び高速NPNトランジスタのコレクタ３
３のコンタクト領域である。
第３図は本発明の一実施例に係る半導体集積回路
装置の構造断面図を示すものである。本実施例に
おいては縦型のPNPトランジスタと縦型NPNト
ランジスタ、高速縦型NPNトランジスタを一体
化形成したものであり、縦型PNPトランジスタ
及び高速縦型NPNトランジスタの部分に改良を
加えたものである。第３図において、３１はｐ型
半導体基板、３２はｎ型高濃度埋込領域、３３は
0.5〜10Ω−cm程度のｎ型エピタキシヤル層で３
〜4μmの厚さに成長される。３４はｐ型高濃度の
予備拡散領域で、エピタキシヤル層３３表面から
形成されるｐ型高濃度拡散領域３５と対をなし、
エピタキシヤル層３３の分離を行なつている。こ
の分離領域３４，３５は酸化膜分離によつて行な
つても本発明の効果は変らない。３６はｐ型の高
濃度領域で、埋込み領域３２の内側に設置せら
れ、分離領域３４と同時に形成せられている。し
かし、高濃度埋込領域３６の表面濃度は、基板３
１上の埋込領域３２が高濃度のためにかなり下が
つており、それため上方への拡散は拡散領域３４
ほど高くならない。３７は拡散領域３５と同時に
形成されたp+拡散領域で、コレクタ抵抗の削減
のために設置せられたものである。 ３８はn+
の拡散領域で、埋込領域３２と接続される。３９
は本発明にかかわる主要拡散部で、途ドーズのイ
オン注入法により形成され、シート抵抗値として
通常のベース抵抗の200Ω／□に比し１桁以上高
い2KΩ／□〜4KΩ／□程度のp-領域である。４
０はｎ型ウエルでp-領域３９上に形成されPNP
トランジスタのベースで領域４１と同時形成され
る。４２は約200Ω／□程度に形成されるｐ領域
でPNPトランジスタのエミツタであり、NPNト
ランジスタのベース領域４３及び高速NPNトラ
ンジスタのベース４４と同時に形成される。４５
はベース領域４０のコレクタ拡散領域であり、
NPNトランジスタのエミツタ領域４６及び高速
NPNトランジスタのエミツタ領域４９と同時に
形成される。４７，５０はそれぞれNPNトラン
ジスタ及び高速NPNトランジスタのコレクタ３
３のコンタクト領域である。
以上の明らかなように、本実施例では領域４
２，４０，３９で縦型PNPトランジスタが形成
され、領域４６，４３，３３で縦型NPNトラン
ジスタが形成され、領域４９，４４，４１，３３
で高速NPNトランジスタが形成されていること
がわかる。ここで、縦型PNPトランジスタの特
性を次に説明する。従来例で述べて来た３つの問
題点すなわち、ベース巾については、ベースであ
るｎ領域４０の形成が、低濃度のp-領域３９内
に形成されており、その濃度の制御及び深さの制
御がp-領域３９上から打込まれるイオン注入に
よつて精度良く定められる。すなわち、ベース巾
はｎ領域４０とｐ領域４２の拡散のみによつて決
定されるので制御性が良い。つまり、第２図の場
合は３つのパラメータであつたが本実施例では２
つのパラメータでベース巾が決定される。また、
ｎ領域４０は最終的にはイオン注入後のドライブ
インによつて決められるため、上から下方向に濃
度勾配がついており、電界加速が行なわれる構造
になついるのでキヤリアの走行速度が増大し、高
速動作が可能となる。又、コレクタとなるｐ領域
３９の濃度は従来例と異なり、p-であるため、
耐圧も高い。
２，４０，３９で縦型PNPトランジスタが形成
され、領域４６，４３，３３で縦型NPNトラン
ジスタが形成され、領域４９，４４，４１，３３
で高速NPNトランジスタが形成されていること
がわかる。ここで、縦型PNPトランジスタの特
性を次に説明する。従来例で述べて来た３つの問
題点すなわち、ベース巾については、ベースであ
るｎ領域４０の形成が、低濃度のp-領域３９内
に形成されており、その濃度の制御及び深さの制
御がp-領域３９上から打込まれるイオン注入に
よつて精度良く定められる。すなわち、ベース巾
はｎ領域４０とｐ領域４２の拡散のみによつて決
定されるので制御性が良い。つまり、第２図の場
合は３つのパラメータであつたが本実施例では２
つのパラメータでベース巾が決定される。また、
ｎ領域４０は最終的にはイオン注入後のドライブ
インによつて決められるため、上から下方向に濃
度勾配がついており、電界加速が行なわれる構造
になついるのでキヤリアの走行速度が増大し、高
速動作が可能となる。又、コレクタとなるｐ領域
３９の濃度は従来例と異なり、p-であるため、
耐圧も高い。
次に、本実施例に係る縦型NPNトランジスタ
と高速縦型NPNトランジスタについて説明する。
第３図からもわかるように、縦型NPNトランジ
スタと高速縦型NPNトランジスタは縦型PNPト
ランジスタと同一製造工程で容易に一体化するこ
とができる。すなわち、ｐ型エミツタ領域４２、
ｐ型ベース領域４３、ｐ型ベース領域４４を同一
製造工程で、ｎ型ベースコンタクト領域４５、ｎ
型エミツタ領域４６、ｎ型エミツタ領域４９を同
一製造工程で、ｎ型ベース領域４０、ｎ型コレク
タ領域４１を同一製造工程で容易に形成すること
ができる。その場合、高速縦型NPNトランジス
タは、エミツタ領域４９直下部分にｎ型コレクタ
領域３３よりも濃度の高いｎ型コレクタ領域４１
が選択的に形成されている。そのため、縦型
NPNトランジスタに比べて、高速縦型NPNトラ
ンジスタは高濃度のコレクタ領域４１を有してい
るので、ｐ型ベース領域４４を狭くする。従つ
て、狭いベース幅を形成することができる。これ
は、トランジスタの高速化をはかる上で効果が大
きい。さらに高濃度のコレクタ領域４１を有して
いるため、コレクタ抵抗が低下するので、高電流
領域でトランジスタのfT（利得帯域巾積）が低下
するいわゆるKirkの効果を防ぐことにもなり、、
この点からもfTを向上させることができる。そし
て、高濃度のコレクタ領域４１の部分はエミツタ
直下部分に限定すると、ベース・コレクタ間の接
合容量の増加分を少なくすることができる。以上
述べたように、高濃度コレクタ領域４１を有する
トランジスタは、通常の縦型npnトランジスタに
比べて高周波特性を上げるのに著しく効果があ
る。そして本実施例で述べた縦型PNPトランジ
スタと容易に一体化することができ、高速性のす
ぐれたNPN、PNPトランジスタが同時に実現さ
れる。
と高速縦型NPNトランジスタについて説明する。
第３図からもわかるように、縦型NPNトランジ
スタと高速縦型NPNトランジスタは縦型PNPト
ランジスタと同一製造工程で容易に一体化するこ
とができる。すなわち、ｐ型エミツタ領域４２、
ｐ型ベース領域４３、ｐ型ベース領域４４を同一
製造工程で、ｎ型ベースコンタクト領域４５、ｎ
型エミツタ領域４６、ｎ型エミツタ領域４９を同
一製造工程で、ｎ型ベース領域４０、ｎ型コレク
タ領域４１を同一製造工程で容易に形成すること
ができる。その場合、高速縦型NPNトランジス
タは、エミツタ領域４９直下部分にｎ型コレクタ
領域３３よりも濃度の高いｎ型コレクタ領域４１
が選択的に形成されている。そのため、縦型
NPNトランジスタに比べて、高速縦型NPNトラ
ンジスタは高濃度のコレクタ領域４１を有してい
るので、ｐ型ベース領域４４を狭くする。従つ
て、狭いベース幅を形成することができる。これ
は、トランジスタの高速化をはかる上で効果が大
きい。さらに高濃度のコレクタ領域４１を有して
いるため、コレクタ抵抗が低下するので、高電流
領域でトランジスタのfT（利得帯域巾積）が低下
するいわゆるKirkの効果を防ぐことにもなり、、
この点からもfTを向上させることができる。そし
て、高濃度のコレクタ領域４１の部分はエミツタ
直下部分に限定すると、ベース・コレクタ間の接
合容量の増加分を少なくすることができる。以上
述べたように、高濃度コレクタ領域４１を有する
トランジスタは、通常の縦型npnトランジスタに
比べて高周波特性を上げるのに著しく効果があ
る。そして本実施例で述べた縦型PNPトランジ
スタと容易に一体化することができ、高速性のす
ぐれたNPN、PNPトランジスタが同時に実現さ
れる。
また、高濃度のｎ型４１をベース領域４４直下
の全域にわたつて形成しても上に述べた効果を有
することができる。
の全域にわたつて形成しても上に述べた効果を有
することができる。
以上の様に、本実施例に係る半導体集積回路装
置は高耐圧、高速、高密度縦型PNPトランジス
タと通常の縦型NPNトランジスタと高速縦型
NPNトランジスタを一体化構成出来るので高速
化ICを実現する上で効果は極めて大きい。
置は高耐圧、高速、高密度縦型PNPトランジス
タと通常の縦型NPNトランジスタと高速縦型
NPNトランジスタを一体化構成出来るので高速
化ICを実現する上で効果は極めて大きい。
次に、本実施例に係る縦型PNPトランジスタ
の深さ方向不純物分布を第４図に示す。
の深さ方向不純物分布を第４図に示す。
同図において、埋込み領域３２はたとえばAs
（砒素）のような拡散係数の小さいものを使用し、
分離領域３６はボロン等を使用することにより、
基板３１からの上方拡散が図示したようになる。
またエミツタ領域３６、ベース領域４０及びコレ
クタ領域３９は、イオン注入法でそれぞれボロ
ン、リン、ボロン等を打込みその後の熱処理によ
り形成される。同図であきらかなように、ベース
領域４０の濃度傾斜が大きく、ベースに電界傾斜
が得られる。更に、コレクタ領域３９がきわめて
低濃度であるため、ベース領域４０の形成はその
深さも、ベースへの不純物の添加量と、エミツタ
領域４２不純物量の両者により、実質的に定めら
れコレクタ領域３９の不純物濃度に依存すること
がないので、その制御に困難性はない。また、本
実施例に係る構造では、NPNトランジスタのベ
ース領域４３がPNPトランジスタのエミツタ領
域４２及び高抵抗の抵抗領域４０と共通プロセス
で形成されるため、縦型PNPトランジスタを形
成するために、新たなプロセスとして、単にベー
スとなるｎ形領域４０を形成するプロセスを追加
するにすぎず非常に簡便な構造となつている。
（砒素）のような拡散係数の小さいものを使用し、
分離領域３６はボロン等を使用することにより、
基板３１からの上方拡散が図示したようになる。
またエミツタ領域３６、ベース領域４０及びコレ
クタ領域３９は、イオン注入法でそれぞれボロ
ン、リン、ボロン等を打込みその後の熱処理によ
り形成される。同図であきらかなように、ベース
領域４０の濃度傾斜が大きく、ベースに電界傾斜
が得られる。更に、コレクタ領域３９がきわめて
低濃度であるため、ベース領域４０の形成はその
深さも、ベースへの不純物の添加量と、エミツタ
領域４２不純物量の両者により、実質的に定めら
れコレクタ領域３９の不純物濃度に依存すること
がないので、その制御に困難性はない。また、本
実施例に係る構造では、NPNトランジスタのベ
ース領域４３がPNPトランジスタのエミツタ領
域４２及び高抵抗の抵抗領域４０と共通プロセス
で形成されるため、縦型PNPトランジスタを形
成するために、新たなプロセスとして、単にベー
スとなるｎ形領域４０を形成するプロセスを追加
するにすぎず非常に簡便な構造となつている。
次に本発明の他の実施例について説明する。第
５図は本発明の他の実施例を示す半導体回路装置
の構造断面図で、第３図と同一番号は同一部分を
示す。
５図は本発明の他の実施例を示す半導体回路装置
の構造断面図で、第３図と同一番号は同一部分を
示す。
第５図に示す実施例のものはPNPトランジス
タのベース領域４０の拡散領域３８に接続された
ものを示す。本実施例においては、縦型PNPト
ランジスタのベース領域４０はｎ形領域３３にま
たがつて設置されコレクタウオール３８に接する
ごとく形成されているので抵抗値が減少すること
となり、高周波特性が改善される。
タのベース領域４０の拡散領域３８に接続された
ものを示す。本実施例においては、縦型PNPト
ランジスタのベース領域４０はｎ形領域３３にま
たがつて設置されコレクタウオール３８に接する
ごとく形成されているので抵抗値が減少すること
となり、高周波特性が改善される。
第６図は本発明の別の実施例を示すもので、縦
型PNPトランジスタ、縦型NPNトランジスタ、
高速縦型NPNトランジスタ、I2Lを一体化した半
導体集積回路装置の構造断面図を示すものであ
る。
型PNPトランジスタ、縦型NPNトランジスタ、
高速縦型NPNトランジスタ、I2Lを一体化した半
導体集積回路装置の構造断面図を示すものであ
る。
本実施例においては、第３図と同一番号は同一
部分を示し、５１，５２はP-領域で領域３９と
同一工程により形成され同一深さに設置される。
５３，５４は領域４２，４３，４４と同一工程に
より形成されたｐ型領域である。この領域５１と
５２は図示したごとく重ね合わされて形成されて
いるが、これがI2L素子のインジエクターとなつ
ている。領域５４はI2L素子のゲート領域となつ
ている。領域５２は上向きのNPNトランジスタ
のベースとなつている。領域５５はI2L素子での
逆方向トランジスタのコレクタとなつている。本
実施例に係るI2Lは領域５３，５４を有するため
に、I2Lの横型PNPトランジスタのインジエクタ
電流が少なくなるので、充分にI2L縦型NPNトラ
ンジスタはインジエクタ電流を吸い込むことがで
きる。
部分を示し、５１，５２はP-領域で領域３９と
同一工程により形成され同一深さに設置される。
５３，５４は領域４２，４３，４４と同一工程に
より形成されたｐ型領域である。この領域５１と
５２は図示したごとく重ね合わされて形成されて
いるが、これがI2L素子のインジエクターとなつ
ている。領域５４はI2L素子のゲート領域となつ
ている。領域５２は上向きのNPNトランジスタ
のベースとなつている。領域５５はI2L素子での
逆方向トランジスタのコレクタとなつている。本
実施例に係るI2Lは領域５３，５４を有するため
に、I2Lの横型PNPトランジスタのインジエクタ
電流が少なくなるので、充分にI2L縦型NPNトラ
ンジスタはインジエクタ電流を吸い込むことがで
きる。
すなわち、本実施例においては特性の優れた
I2Lを何らプロセスを変更することなく一体化形
成出来る効果がある。尚、ここで、縦型PNPト
ランジスタの特性は第３図、第５図で示した場合
と同様に高速性等を満足するものであることは云
うまでもない。
I2Lを何らプロセスを変更することなく一体化形
成出来る効果がある。尚、ここで、縦型PNPト
ランジスタの特性は第３図、第５図で示した場合
と同様に高速性等を満足するものであることは云
うまでもない。
第７図は本発明の更に別の実施例を示す半導体
集積回路装置の構造断面図であり、第６図に示す
実施例のI2L部分の改良形である。同図において
第６図と同一番号は同一部分を示す。本実施例に
おいてはI2Lのp-領域５２に領域５５をおおう如
く、ｎ型領域５６が形成されていることが特長で
ある。この領域５６は縦型PNPトランジスタの
ベース領域４０と同一工程で形成されたものであ
る。従つて、本実施例においてはI2Lのp-領域５
２の巾が狭くなるので、I2Lの縦型NPNトランジ
スタのhFEが増加することになる。
集積回路装置の構造断面図であり、第６図に示す
実施例のI2L部分の改良形である。同図において
第６図と同一番号は同一部分を示す。本実施例に
おいてはI2Lのp-領域５２に領域５５をおおう如
く、ｎ型領域５６が形成されていることが特長で
ある。この領域５６は縦型PNPトランジスタの
ベース領域４０と同一工程で形成されたものであ
る。従つて、本実施例においてはI2Lのp-領域５
２の巾が狭くなるので、I2Lの縦型NPNトランジ
スタのhFEが増加することになる。
従来の様に縦型トランジスタのベース巾を定め
る方法が、たとえばマスク精度で決まつたり、プ
ロセスの３〜４の拡散プロフアイルによつて決定
されていたため、ベース巾のバラツキが大きかつ
た。これに対し、以上述べたように本発明は実質
的に領域４０，４２の拡散のみでベース巾が決ま
り、制御性が良い。
る方法が、たとえばマスク精度で決まつたり、プ
ロセスの３〜４の拡散プロフアイルによつて決定
されていたため、ベース巾のバラツキが大きかつ
た。これに対し、以上述べたように本発明は実質
的に領域４０，４２の拡散のみでベース巾が決ま
り、制御性が良い。
又、本発明での縦型トランジスタのコレクタが
領域３９で形成されるので、コレクタの濃度が低
く、ベース長を狭くした場合耐圧劣化をおこす欠
点が生じない。更に、本発明の縦型トランジスタ
はベースは領域４０で形成されるので濃度傾斜が
あり、電界加速され高速化を実現出来る。また、
本発明は、他のNPN素子、I2L、高速NPNトラ
ンジスタとも、同一工程で製作出来しかもこれら
の素子の高速性を同時に向上させる利点を有す
る。
領域３９で形成されるので、コレクタの濃度が低
く、ベース長を狭くした場合耐圧劣化をおこす欠
点が生じない。更に、本発明の縦型トランジスタ
はベースは領域４０で形成されるので濃度傾斜が
あり、電界加速され高速化を実現出来る。また、
本発明は、他のNPN素子、I2L、高速NPNトラ
ンジスタとも、同一工程で製作出来しかもこれら
の素子の高速性を同時に向上させる利点を有す
る。
以上、本発明は簡単な構成により高速化半導体
集積回路装置を実現出来るので工業的価値が高
い。
集積回路装置を実現出来るので工業的価値が高
い。
第１図及び第２図は従来の半導体集積回路装置
の構造断面図、第３図は縦型PNPトランジスタ、
縦型NPNトランジスタ及び高速縦型NPNトラン
ジスタを一体化した本発明の実施例に係る半導体
集積回路装置の構造断面図、第４図は第３図の縦
型PNPトランジスタの不純物分布図、第５図は
第３図における縦型PNPトランジスタを改良し
た本発明の他の実施例を示す構造断面図、第６図
及び第７図は第３図のものにI2Lを一体化した本
発明に係る構造断面図を示す。 ３６……p+埋込領域、３９……p-コレクタ領
域、４０……ｎ型ベース領域、４１……ｎ型コレ
クタ領域、４２……Ｐ型エミツタ領域、４３……
ｐ型ベース領域、４４……ｐ型ベース領域、５３
……I2Lイジエクタ領域、５４……I2Lゲート領
域、５５……I2Lコレクタ領域、５６……ｎ型領
域。
の構造断面図、第３図は縦型PNPトランジスタ、
縦型NPNトランジスタ及び高速縦型NPNトラン
ジスタを一体化した本発明の実施例に係る半導体
集積回路装置の構造断面図、第４図は第３図の縦
型PNPトランジスタの不純物分布図、第５図は
第３図における縦型PNPトランジスタを改良し
た本発明の他の実施例を示す構造断面図、第６図
及び第７図は第３図のものにI2Lを一体化した本
発明に係る構造断面図を示す。 ３６……p+埋込領域、３９……p-コレクタ領
域、４０……ｎ型ベース領域、４１……ｎ型コレ
クタ領域、４２……Ｐ型エミツタ領域、４３……
ｐ型ベース領域、４４……ｐ型ベース領域、５３
……I2Lイジエクタ領域、５４……I2Lゲート領
域、５５……I2Lコレクタ領域、５６……ｎ型領
域。
Claims (1)
- 【特許請求の範囲】 １ 一方導電型の半導体基板上に他方の導電型の
半導体層を形成し、互いに分離された前記半導体
層よりなる第１，第２，第３の領域を形成する工
程と、前記第１の領域にその表面から一方導電型
の低濃度第４の領域を形成する工程と、前記第
４，第２の領域にその表面からそれぞれ他方導電
型の第５，第６の領域を同時に形成する工程と、
前記第５，第６領域を含む第２，第３の領域内に
その表面からそれぞれ一方導電型の第７，第８，
第９の領域を形成する工程と、前記第５，第６，
第９の領域内にその表面から他方導電型の第10，
第11，第12の領域をそれぞれ同時形成する工程と
を備え、前記第４，第５，第７の領域で縦型バイ
ポーラトランジスタを、前記第２，第６，第８，
第11の領域で高速縦型バイポーラトランジスタ
を、前記第３，第９，第12の領域で縦型バイポー
ラトランジスタを形成することを特徴とする半導
体集積回路装置の製造方法。 ２ 第６の領域を、第８の領域直下部分に形成す
ることを特徴とする特許請求の範囲第１項に記載
の半導体集積回路装置の製造方法。 ３ 一方導電型の半導体基板上に他方の導電型の
半導体層を形成し、互いに分離された前記半導体
層よりなる第１，第２，第３，第４の領域を形成
する工程と、前記第１の領域内にその表面から一
方導電型の低濃度第５の領域を形成するととも
に、前記第４の領域内にその表面から前記第５の
領域と同時にて、一方導電型の低濃度第６，第７
の領域を形成する工程と、前記第５，第２の領域
にその表面からそれぞれ他方導電型の第８，第９
の領域を形成する工程と、前記第８，第９を含む
第２，第３，第６，第７の領域にその表面からそ
れぞれ一方導電型の第10，第11，第12，第13，第
14の領域を同時に形成する工程と、前記第８，第
11，第12，第14の領域にその表面からそれぞれ他
方導電型の第15，第16，第17，第18の領域を形成
する工程とを備え、前記第１，第２，第３，第４
の領域内にそれぞれ縦型バイポーラトランジス
タ、高速縦型バイポーラトランジスタ、縦型バイ
ポーラトランジスタ、注入論理回路を形成するこ
とを特徴とする半導体集積回路装置の製造方法。 ４ 第13，第14の領域を対向位置において第３の
領域に突出形成することを特徴とする特許請求の
範囲第３項に記載の半導体集積回路装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095345A JPS58212159A (ja) | 1982-06-02 | 1982-06-02 | 半導体集積回路装置の製造方法 |
| EP83103726A EP0093304B1 (en) | 1982-04-19 | 1983-04-18 | Semiconductor ic and method of making the same |
| DE8383103726T DE3361832D1 (en) | 1982-04-19 | 1983-04-18 | Semiconductor ic and method of making the same |
| US07/124,423 US4826780A (en) | 1982-04-19 | 1987-11-23 | Method of making bipolar transistors |
| US07/295,380 US5066602A (en) | 1982-04-19 | 1989-01-10 | Method of making semiconductor ic including polar transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095345A JPS58212159A (ja) | 1982-06-02 | 1982-06-02 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212159A JPS58212159A (ja) | 1983-12-09 |
| JPH0315349B2 true JPH0315349B2 (ja) | 1991-02-28 |
Family
ID=14135086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095345A Granted JPS58212159A (ja) | 1982-04-19 | 1982-06-02 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212159A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0638476B2 (ja) * | 1984-11-05 | 1994-05-18 | ソニー株式会社 | 半導体装置 |
| JPS62295450A (ja) * | 1986-05-19 | 1987-12-22 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH01186673A (ja) * | 1988-01-14 | 1989-07-26 | Hitachi Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5753667B2 (ja) * | 1974-07-04 | 1982-11-13 | ||
| JPS53134374A (en) * | 1977-04-28 | 1978-11-22 | Sony Corp | Semiconductor device |
| JPS56126960A (en) * | 1980-03-11 | 1981-10-05 | Nec Corp | Manufacture of semiconductor device |
-
1982
- 1982-06-02 JP JP57095345A patent/JPS58212159A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58212159A (ja) | 1983-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0093304B1 (en) | Semiconductor ic and method of making the same | |
| US4038680A (en) | Semiconductor integrated circuit device | |
| US4652895A (en) | Zener structures with connections to buried layer | |
| KR19990023049A (ko) | 반도체 장치 및 그 제조방법 | |
| JPS60124869A (ja) | トランジスタの製造方法 | |
| US4404738A (en) | Method of fabricating an I2 L element and a linear transistor on one chip | |
| GB1263127A (en) | Integrated circuits | |
| GB2156583A (en) | Process for producing semiconductor device | |
| US5408124A (en) | Monolithic semiconductor device having a vertical structure with a deep-base and finger-emitter power transistor having a ballast resistance | |
| EP0521219B1 (en) | Semiconductor device and method for its fabrication | |
| US5670822A (en) | CMOS process compatible self-alignment lateral bipolar junction transistor | |
| EP0328286B1 (en) | Method of manufacturing a multicollector vertical PNP transistor | |
| JPH0526342B2 (ja) | ||
| EP0792514B1 (en) | Method of making an integrated circuit with complementary isolated bipolar transitors | |
| JPS58212159A (ja) | 半導体集積回路装置の製造方法 | |
| KR930009029B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JPH033953B2 (ja) | ||
| JPS58182260A (ja) | 半導体集積回路装置 | |
| JP2752655B2 (ja) | バイポーラ集積回路装置 | |
| JPS6334627B2 (ja) | ||
| KR900000818B1 (ko) | 상보형(相補形) 트랜지스터의 제조방법 | |
| JPH033952B2 (ja) | ||
| JP2627289B2 (ja) | 半導体集積回路の製造方法 | |
| KR900000826B1 (ko) | 반도체집적회로의 제조방법 | |
| JP2604793B2 (ja) | 半導体装置 |