JPH0315371B2 - - Google Patents
Info
- Publication number
- JPH0315371B2 JPH0315371B2 JP55137271A JP13727180A JPH0315371B2 JP H0315371 B2 JPH0315371 B2 JP H0315371B2 JP 55137271 A JP55137271 A JP 55137271A JP 13727180 A JP13727180 A JP 13727180A JP H0315371 B2 JPH0315371 B2 JP H0315371B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- section
- pulse width
- gate
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K6/00—Manipulating pulses having a finite slope and not covered by one of the other main groups of this subclass
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、例えば電力ラインを使つて搬送制御
を行う場合、制御機器と被制御機器との間で電源
のゼロクロス信号を使うことによつて時間的な周
期をとることのできるゼロクロス信号検出回路に
関するものである。
を行う場合、制御機器と被制御機器との間で電源
のゼロクロス信号を使うことによつて時間的な周
期をとることのできるゼロクロス信号検出回路に
関するものである。
従来のゼロクロス信号検出回路の具体回路を第
１図に示す。この回路は、入力電圧が所定値Vth
以下の間だけＨレベルの電圧信号を出力するゲー
ト部Ａと、ゲート部Ａの出力から所定パルス巾未
満の信号を除去する一定パルス巾検定回路部Ｄと
で構成されている。しかして、ゲート部Ａを構成
するインバータ５の入力端６に第２図ａ中イで示
すようなノイズが重畳された商用電源を全波整流
した波形が入力されたとすると、第２図ａ中ロで
示すゼロレベルに近い所定値Vth以下の間、イン
バータ５は同図ｂのようなＨレベルの電圧信号を
出力する。尚、第２図ｂ中ハに示す電圧信号は、
同図ｃに示す巾検定用のクロツクパルスの１周期
よりも小さなパルス巾を有するノイズパルスで、
同図ｂ中ニは同上のクロツクパルスの１周期より
も大きなパルス巾を有するノイズパルスであつた
電源ノイズによつて生じるのは勿論である。ゲー
ト部Ａの出力するＨレベルの電圧信号は、巾検定
用のクロツクパルスでサンプリングされて一定パ
ルス巾検定回路部ＤのＤ−フリツプフロツプ７に
読込まれる。従つてこのＤ−フリツプフロツプ７
の出力は第２図ｄに示すようになり、更に上記Ｄ
−フリツプフロツプ７の出力は巾検定用のクロツ
クパルスでサンプリングされて別のＤ−フリツプ
フロツプ８に読込まれる。故に、別のＤ−フリツ
プフロツプ８の出力は第２図ｅに示すようにな
る。そして、夫々のフリツプフロツプ７，８の出
力がアンドゲート９に入力され、このアンドゲー
ト９の出力が第２図ｆに示すように一定パルス巾
検定回路部Ｄの出力となるものである。即ち、巾
検定用のクロツクパルスの１周期未満のパルス巾
を有するノイズパルスは除去されているととも
に、電源電圧がゼロレベル近傍の時に電源の周期
と同期して発生する所謂ゼロクロス信号がアンド
ゲート９の出力端１１より出力される。尚、１０
は巾検定用のクロツクパルス受信端子である。し
かし乍ら、上記従来例にあつては第２図ｆに示す
ように、巾検定用のクロツクパルスの１周期以上
の巾を有するノイズパルスを除去することができ
ない。そこで巾検定用のクロツクパルスの周期を
長くすれば、巾の広いパルスを除去することが可
能であるが、ある程度以上周期を長くすると、ゼ
ロクロス信号の位置がずれてしまい、周期信号と
して利用できなくなる。以上のように、第１図の
ような従来回路では、巾の広いノイズ成分のパル
スを完全に除去することができないので、電源か
らゼロクロス信号を取り出すのには問題があつ
た。
１図に示す。この回路は、入力電圧が所定値Vth
以下の間だけＨレベルの電圧信号を出力するゲー
ト部Ａと、ゲート部Ａの出力から所定パルス巾未
満の信号を除去する一定パルス巾検定回路部Ｄと
で構成されている。しかして、ゲート部Ａを構成
するインバータ５の入力端６に第２図ａ中イで示
すようなノイズが重畳された商用電源を全波整流
した波形が入力されたとすると、第２図ａ中ロで
示すゼロレベルに近い所定値Vth以下の間、イン
バータ５は同図ｂのようなＨレベルの電圧信号を
出力する。尚、第２図ｂ中ハに示す電圧信号は、
同図ｃに示す巾検定用のクロツクパルスの１周期
よりも小さなパルス巾を有するノイズパルスで、
同図ｂ中ニは同上のクロツクパルスの１周期より
も大きなパルス巾を有するノイズパルスであつた
電源ノイズによつて生じるのは勿論である。ゲー
ト部Ａの出力するＨレベルの電圧信号は、巾検定
用のクロツクパルスでサンプリングされて一定パ
ルス巾検定回路部ＤのＤ−フリツプフロツプ７に
読込まれる。従つてこのＤ−フリツプフロツプ７
の出力は第２図ｄに示すようになり、更に上記Ｄ
−フリツプフロツプ７の出力は巾検定用のクロツ
クパルスでサンプリングされて別のＤ−フリツプ
フロツプ８に読込まれる。故に、別のＤ−フリツ
プフロツプ８の出力は第２図ｅに示すようにな
る。そして、夫々のフリツプフロツプ７，８の出
力がアンドゲート９に入力され、このアンドゲー
ト９の出力が第２図ｆに示すように一定パルス巾
検定回路部Ｄの出力となるものである。即ち、巾
検定用のクロツクパルスの１周期未満のパルス巾
を有するノイズパルスは除去されているととも
に、電源電圧がゼロレベル近傍の時に電源の周期
と同期して発生する所謂ゼロクロス信号がアンド
ゲート９の出力端１１より出力される。尚、１０
は巾検定用のクロツクパルス受信端子である。し
かし乍ら、上記従来例にあつては第２図ｆに示す
ように、巾検定用のクロツクパルスの１周期以上
の巾を有するノイズパルスを除去することができ
ない。そこで巾検定用のクロツクパルスの周期を
長くすれば、巾の広いパルスを除去することが可
能であるが、ある程度以上周期を長くすると、ゼ
ロクロス信号の位置がずれてしまい、周期信号と
して利用できなくなる。以上のように、第１図の
ような従来回路では、巾の広いノイズ成分のパル
スを完全に除去することができないので、電源か
らゼロクロス信号を取り出すのには問題があつ
た。
本発明は上述の点に鑑み、電源ノイズの影響を
受けないゼロクロス信号を得ることが可能なゼロ
クロス信号検出回路を提供するのを目的とする。
受けないゼロクロス信号を得ることが可能なゼロ
クロス信号検出回路を提供するのを目的とする。
本発明の一実施例について図面に従つて説明す
る。Ａ及びＤは、従来例で説明したと同様のイン
バータ５からなるゲート部と一定パルス巾検定回
路部である。Ｂは一定パルス巾検定回路部ＤのＨ
レベルの電圧信号を受信して、第４図ｃに示すよ
うに一定の遅延時間Td経過後にパルス巾Tpを有
するタイミングパルスを出力するタイミング部
で、例えば第５図に示すようにカウンタ１５とア
ンドゲート１６とで構成することができる。ま
た、Ｃは一定パルス巾検定回路部Ｄの出力及びタ
イミング部Ｂの出力を入力とするラツチ部で、例
えば第５図に示すように２個のノアゲート１２，
１３とで構成することができ、このラツチ部Ｃで
はノアゲート１３の入力にＨレベルの電圧信号が
入力されると、ノアゲート１２，１３の出力がＨ
レベルになり、ノアゲート１２の入力にＨレベル
の電圧信号が入力されると出力がＬレベルになる
ものである。なお、タイミング部Ｂのアンドゲー
ト１６の出力をノアゲート１２に入力すると共
に、ノアゲート１３に一定パルス巾検定回路部Ｄ
の出力を入力してある。そして、ラツチ部Ｃの出
力をカウンタ１５のリセツト端子１７に入力し、
カウンタ１５のカウントをリセツトするようにし
てある。つまり、上記タイミング部Ｂ及びラツチ
部Ｃでゲート部ＡのＨレベルの電圧信号の出力時
点から商用電源の半サイクルよりも短い一定期
間、ゲート部ＡのＨレベルの電圧信号の出力を禁
止する出力禁止回路部を構成してある。
る。Ａ及びＤは、従来例で説明したと同様のイン
バータ５からなるゲート部と一定パルス巾検定回
路部である。Ｂは一定パルス巾検定回路部ＤのＨ
レベルの電圧信号を受信して、第４図ｃに示すよ
うに一定の遅延時間Td経過後にパルス巾Tpを有
するタイミングパルスを出力するタイミング部
で、例えば第５図に示すようにカウンタ１５とア
ンドゲート１６とで構成することができる。ま
た、Ｃは一定パルス巾検定回路部Ｄの出力及びタ
イミング部Ｂの出力を入力とするラツチ部で、例
えば第５図に示すように２個のノアゲート１２，
１３とで構成することができ、このラツチ部Ｃで
はノアゲート１３の入力にＨレベルの電圧信号が
入力されると、ノアゲート１２，１３の出力がＨ
レベルになり、ノアゲート１２の入力にＨレベル
の電圧信号が入力されると出力がＬレベルになる
ものである。なお、タイミング部Ｂのアンドゲー
ト１６の出力をノアゲート１２に入力すると共
に、ノアゲート１３に一定パルス巾検定回路部Ｄ
の出力を入力してある。そして、ラツチ部Ｃの出
力をカウンタ１５のリセツト端子１７に入力し、
カウンタ１５のカウントをリセツトするようにし
てある。つまり、上記タイミング部Ｂ及びラツチ
部Ｃでゲート部ＡのＨレベルの電圧信号の出力時
点から商用電源の半サイクルよりも短い一定期
間、ゲート部ＡのＨレベルの電圧信号の出力を禁
止する出力禁止回路部を構成してある。
ラツチ部Ｃのノアゲート１３に第４図ｂに示す
一定パルス巾検定回路部Ｄの出力が入力される
と、ラツチ部Ｃの出力はＨレベルになり、この出
力によつてカウンタ１５がリセツトされ、カウン
タ１５が標準クロツクをカウントし始める。そし
て、第４図ｃに示す一定の遅延時間Td経過後に
アンドゲート１６の出力がＨレベルとなる。この
ため、第４図ｄに示すようにラツチ部Ｃの出力は
Ｌレベルとなる。そして、その後は一定パルス巾
検定回路部Ｄの出力がＨレベルとなることによ
り、上述と同様の動作を繰り返す。
一定パルス巾検定回路部Ｄの出力が入力される
と、ラツチ部Ｃの出力はＨレベルになり、この出
力によつてカウンタ１５がリセツトされ、カウン
タ１５が標準クロツクをカウントし始める。そし
て、第４図ｃに示す一定の遅延時間Td経過後に
アンドゲート１６の出力がＨレベルとなる。この
ため、第４図ｄに示すようにラツチ部Ｃの出力は
Ｌレベルとなる。そして、その後は一定パルス巾
検定回路部Ｄの出力がＨレベルとなることによ
り、上述と同様の動作を繰り返す。
ところで、タイミング部Ｂから第４図ｃに示す
パルス巾Tpのタイミングパルスが出力された場
合において、ゼロクロス信号の周期をTcとする
と、 Tc＝Td＋Tp …… が成立すれば、ゼロクロス信号の周期Tcの間、
電源ノイズによるノイズパルスは完全に除去でき
る。ところが、タイミング部Ｂの精度のばらつき
により式は完全に満たすことはできず、このた
め第４図ｃに示すように余裕時間Teを持たせる
必要がある。例えば、電源周波数が60Hzである場
合には、ゼロクロス信号の周期Tcが8.3ｍsecで
あるので、遅延時間Tdは8.0ｍsec程度に選ぶ必
要がある。このとき、出力禁止回路でTd＋Tpの
間はノイズを除去することができるが、余裕時間
Teの間はノイズパルスに対して何等対策が為さ
れないことになる。そこで、本実施例では一定パ
ルス巾検定回路部Ｄを設け、上記余裕時間Teに
も１周期未満のノイズパルスを除去することがで
きるようにしてある。このため、全期間において
電源ノイズの影響を受けず、このためノイズの影
響を受けないゼロクロス信号を得ることができ
る。
パルス巾Tpのタイミングパルスが出力された場
合において、ゼロクロス信号の周期をTcとする
と、 Tc＝Td＋Tp …… が成立すれば、ゼロクロス信号の周期Tcの間、
電源ノイズによるノイズパルスは完全に除去でき
る。ところが、タイミング部Ｂの精度のばらつき
により式は完全に満たすことはできず、このた
め第４図ｃに示すように余裕時間Teを持たせる
必要がある。例えば、電源周波数が60Hzである場
合には、ゼロクロス信号の周期Tcが8.3ｍsecで
あるので、遅延時間Tdは8.0ｍsec程度に選ぶ必
要がある。このとき、出力禁止回路でTd＋Tpの
間はノイズを除去することができるが、余裕時間
Teの間はノイズパルスに対して何等対策が為さ
れないことになる。そこで、本実施例では一定パ
ルス巾検定回路部Ｄを設け、上記余裕時間Teに
も１周期未満のノイズパルスを除去することがで
きるようにしてある。このため、全期間において
電源ノイズの影響を受けず、このためノイズの影
響を受けないゼロクロス信号を得ることができ
る。
上述のように本発明は、商用電源の全波整流電
圧が入力されゼロレベルに近い所定値以下の電圧
が入力されている間出力を生じるゲート部と、上
記ゲート部の出力から所定パルス巾未満の信号を
除去する一定パルス巾検定回路部と、上記一定パ
ルス巾検定回路部の出力信号の出力時点から商用
電源の半サイクルよりも短い一定期間、一定パル
ス巾検定回路の出力信号の出力を禁止する出力禁
止回路部とを具備したものであり、出力禁止回路
部で一定パルス巾検定回路部の出力信号の出力時
点から商用電源の半サイクルよりも短い一定期
間、一定パルス巾検定回路の出力信号の出力を禁
止することにより、その一定期間に商用電源に雷
やリレー等のサージによるノイズが重畳されて
も、そのノイズパルスを出力禁止回路で除去する
ことができる。ところで、出力禁止回路部は回路
的な精度のばらつきにより、一定パルス巾検定回
路部の出力を禁止する一定期間がばらつく、この
ため出力禁止期間が商用電源の半サイクルよりも
短くなるように余裕時間を設ける必要がある。こ
の余裕期間には上記出力禁止回路ではノイズの除
去をできないが、ゲート部の出力から所定パルス
巾未満の信号を除去する一定パルス巾検定回路部
を設けてあるので、上記余裕時間にもノイズを除
去することができる。このため、全期間において
ノイズの影響を全く受けず、従つてノイズの影響
を受けないゼロクロス信号を得ることができる効
果がある。
圧が入力されゼロレベルに近い所定値以下の電圧
が入力されている間出力を生じるゲート部と、上
記ゲート部の出力から所定パルス巾未満の信号を
除去する一定パルス巾検定回路部と、上記一定パ
ルス巾検定回路部の出力信号の出力時点から商用
電源の半サイクルよりも短い一定期間、一定パル
ス巾検定回路の出力信号の出力を禁止する出力禁
止回路部とを具備したものであり、出力禁止回路
部で一定パルス巾検定回路部の出力信号の出力時
点から商用電源の半サイクルよりも短い一定期
間、一定パルス巾検定回路の出力信号の出力を禁
止することにより、その一定期間に商用電源に雷
やリレー等のサージによるノイズが重畳されて
も、そのノイズパルスを出力禁止回路で除去する
ことができる。ところで、出力禁止回路部は回路
的な精度のばらつきにより、一定パルス巾検定回
路部の出力を禁止する一定期間がばらつく、この
ため出力禁止期間が商用電源の半サイクルよりも
短くなるように余裕時間を設ける必要がある。こ
の余裕期間には上記出力禁止回路ではノイズの除
去をできないが、ゲート部の出力から所定パルス
巾未満の信号を除去する一定パルス巾検定回路部
を設けてあるので、上記余裕時間にもノイズを除
去することができる。このため、全期間において
ノイズの影響を全く受けず、従つてノイズの影響
を受けないゼロクロス信号を得ることができる効
果がある。
第１図は従来例の具体回路図、第２図は同上の
動作説明図、第３図は本発明の一実施例のブロツ
ク回路図、第４図は同上の動作説明図、第５図は
出力禁止回路の具体回路図である。 Ａはゲート部、Ｂはタイミング部、Ｃはラツチ
部、Ｄは一定パルス巾検定回路部である。
動作説明図、第３図は本発明の一実施例のブロツ
ク回路図、第４図は同上の動作説明図、第５図は
出力禁止回路の具体回路図である。 Ａはゲート部、Ｂはタイミング部、Ｃはラツチ
部、Ｄは一定パルス巾検定回路部である。
Claims (1)
- １ 商用電源の全波整流電圧が入力されゼロレベ
ルに近い所定値以下の電圧が入力されている間出
力を生じるゲート部と、上記ゲート部の出力から
所定パルス巾未満の信号を除去する一定パルス巾
検定回路部と、上記一定パルス巾検定回路部の出
力信号の出力時点から商用電源の半サイクルより
も短い一定期間、一定パルス巾検定回路の出力信
号の出力を禁止する出力禁止回路部とを具備して
成ることを特徴とするゼロクロス信号検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55137271A JPS5761329A (en) | 1980-09-30 | 1980-09-30 | Zero crossing signal detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55137271A JPS5761329A (en) | 1980-09-30 | 1980-09-30 | Zero crossing signal detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5761329A JPS5761329A (en) | 1982-04-13 |
| JPH0315371B2 true JPH0315371B2 (ja) | 1991-02-28 |
Family
ID=15194765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55137271A Granted JPS5761329A (en) | 1980-09-30 | 1980-09-30 | Zero crossing signal detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5761329A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01278118A (ja) * | 1988-04-30 | 1989-11-08 | Hitachi Koki Co Ltd | 電源ゼロボルトクロス点検出回路 |
| JP4915982B2 (ja) * | 2005-09-01 | 2012-04-11 | 株式会社リコー | 電源制御方法及びヒータ制御装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50107848A (ja) * | 1974-01-30 | 1975-08-25 | ||
| JPS526449U (ja) * | 1975-06-30 | 1977-01-18 |
-
1980
- 1980-09-30 JP JP55137271A patent/JPS5761329A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5761329A (en) | 1982-04-13 |
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