JPS616924A - パルス検出回路 - Google Patents
パルス検出回路Info
- Publication number
- JPS616924A JPS616924A JP59127788A JP12778884A JPS616924A JP S616924 A JPS616924 A JP S616924A JP 59127788 A JP59127788 A JP 59127788A JP 12778884 A JP12778884 A JP 12778884A JP S616924 A JPS616924 A JP S616924A
- Authority
- JP
- Japan
- Prior art keywords
- output
- pulse
- input pulse
- circuit
- time width
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 14
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K6/00—Manipulating pulses having a finite slope and not covered by one of the other main groups of this subclass
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は時間幅の変化する入力パルスの時間中心を検出
するパルス検出回路に関する。
するパルス検出回路に関する。
（従来技術）
従来のパルス検出回路は、第１図に示すようにコンパレ
ータ３と単安定マルチバイブレーク２０から構成されて
おシ、シたがって入力パルス１の時間幅あるいは尖頭値
が変化すると検出出力２のタイミングが変化する欠点が
あった。
ータ３と単安定マルチバイブレーク２０から構成されて
おシ、シたがって入力パルス１の時間幅あるいは尖頭値
が変化すると検出出力２のタイミングが変化する欠点が
あった。
（発明の目的）
本発明は前記従来の欠点を除去し、入力パルスの時間幅
あるいは尖頭値が変化しても検出出力のタイミングが変
化せず、しかも入力パルスの時間幅の中心からあらかじ
め定めだ一定時間後に検出出力パルスが得られるパルス
検出回路を徒供するものである。
あるいは尖頭値が変化しても検出出力のタイミングが変
化せず、しかも入力パルスの時間幅の中心からあらかじ
め定めだ一定時間後に検出出力パルスが得られるパルス
検出回路を徒供するものである。
（発明の構成）
上記目的を達成するために、本発明は入力パルスの時間
幅を検出する第１の回路と、あらかじめ設定した時間幅
の値から第１の回路で検出した時間幅の２分の１の値を
差し引いた時間後にパルスを発生する第２の回路とを含
み、第１の回路での検出直後に第２の回路が動作するよ
うに構成される。
幅を検出する第１の回路と、あらかじめ設定した時間幅
の値から第１の回路で検出した時間幅の２分の１の値を
差し引いた時間後にパルスを発生する第２の回路とを含
み、第１の回路での検出直後に第２の回路が動作するよ
うに構成される。
（発明の実施例）
次に本発明の実施例について図面をか照して説明する。
第２図は本発明の一実施例を示すブロック図、第３図は
第２図の動作を示すタイムチャートである。
第２図の動作を示すタイムチャートである。
第２図において、４はクロックパルス発生回路で一連の
クロックパルス列を発生する。第２図および第３図にお
いて、入力パルス１をコンパレータ３で波形整形し、出
力１２を得る。次にアンドゲート５によって、出力１２
とクロックパルスのアンドをとり出力１３を得、出力１
３のパルスをカウンタ６でカウントする。このカウント
値Ｎは入力パルスｌの時間幅に比例する。次にあらかじ
め設定した値７とカウンタ６の２分の１出力（カウンタ
の並列出力端子をｌピッｈＭＯＢ側にずらせて出力する
ことにより容易にカウント数の２分の１の値が得られる
。）の差をデジタル減算回路８で得る。ここで設定値７
の値をＮｏ（Ｎｏ＞Ｎ／２）に設定しておけば減算回路
８の出力値はＮｏ−Ｎ／２である。
クロックパルス列を発生する。第２図および第３図にお
いて、入力パルス１をコンパレータ３で波形整形し、出
力１２を得る。次にアンドゲート５によって、出力１２
とクロックパルスのアンドをとり出力１３を得、出力１
３のパルスをカウンタ６でカウントする。このカウント
値Ｎは入力パルスｌの時間幅に比例する。次にあらかじ
め設定した値７とカウンタ６の２分の１出力（カウンタ
の並列出力端子をｌピッｈＭＯＢ側にずらせて出力する
ことにより容易にカウント数の２分の１の値が得られる
。）の差をデジタル減算回路８で得る。ここで設定値７
の値をＮｏ（Ｎｏ＞Ｎ／２）に設定しておけば減算回路
８の出力値はＮｏ−Ｎ／２である。
９ｉｉフリツプフロツプであり、コンパレータ３の出力
１２の立下りでセントされる。このフリップフロップの
出力を１４で示す。次にアンドゲート■０にて出力１４
とクロ、ツクパルスのアンドを取シ出力１５を得る。
１２の立下りでセントされる。このフリップフロップの
出力を１４で示す。次にアンドゲート■０にて出力１４
とクロ、ツクパルスのアンドを取シ出力１５を得る。
カウンタ１■はプリセットカウンタであシ、入力パルス
をカウントし、プリセットされたカウント数に達すると
出力を発生するカウンタである。
をカウントし、プリセットされたカウント数に達すると
出力を発生するカウンタである。
このカウンタを出力■２の立下シに同期して、デジタル
減算回路８の出力の値にプリセットし、アンドゲート１
０の出力１５のパルスをカウントさせればカウント数が
Ｎｏ−Ｎ／２に達すると出力２を発生する。（この出力
が入力パルスｌの検出出力である１、）このときプリセ
ットカウンタｌｌは出力２でフリップフロップ９をリセ
ットさせることによりただちにカウントを停市する。
減算回路８の出力の値にプリセットし、アンドゲート１
０の出力１５のパルスをカウントさせればカウント数が
Ｎｏ−Ｎ／２に達すると出力２を発生する。（この出力
が入力パルスｌの検出出力である１、）このときプリセ
ットカウンタｌｌは出力２でフリップフロップ９をリセ
ットさせることによりただちにカウントを停市する。
検出出力２は入力パルス１の時間幅の中心からＮｏの時
間に対応するところに得られる。
間に対応するところに得られる。
（発明の効果）
以上説明したように、本発明によれは、入力パルスの時
間幅を検出し、入力パルスの終了直後、あらかじめ定め
た時間から入力パルスの時間幅の２分の１を差し引いた
時間経過後に出力パルスを発生する構成であるので、入
力パルスの時間幅あるいは尖頭値が変化しても検出出力
のタイミングが変化せず、しかも入力パルスの時間幅の
中心から、あらかじめ定めた一定時間後に検出出力パル
スが得られる。
間幅を検出し、入力パルスの終了直後、あらかじめ定め
た時間から入力パルスの時間幅の２分の１を差し引いた
時間経過後に出力パルスを発生する構成であるので、入
力パルスの時間幅あるいは尖頭値が変化しても検出出力
のタイミングが変化せず、しかも入力パルスの時間幅の
中心から、あらかじめ定めた一定時間後に検出出力パル
スが得られる。
第１図は従来のパルス検出回路を示す図、第２図は本発
明の一実施例を示すブロック図、第３図は第２図のタイ
ムチャートを示す図である。 ■・・・・・・入力パルス、２・・・・・・検出出力、
３・山・・コンパレータ、４・・・・・・クロックパル
ス発生回路、５・・・・・・アンドゲート、６・・・・
・・カウンタ、７・・・・・・設定値、８・・・・・・
デジタル減算回路、９・・・・・・フリップフロップ、
１０・・・・・・アンドゲート、１１・・・・・・プリ
セットカウンタ、２０・・・・・・単安定マルチパイプ
Ｌ／ −タ。
明の一実施例を示すブロック図、第３図は第２図のタイ
ムチャートを示す図である。 ■・・・・・・入力パルス、２・・・・・・検出出力、
３・山・・コンパレータ、４・・・・・・クロックパル
ス発生回路、５・・・・・・アンドゲート、６・・・・
・・カウンタ、７・・・・・・設定値、８・・・・・・
デジタル減算回路、９・・・・・・フリップフロップ、
１０・・・・・・アンドゲート、１１・・・・・・プリ
セットカウンタ、２０・・・・・・単安定マルチパイプ
Ｌ／ −タ。
Claims (1)
- 入力パルスの時間中心を検出する回路において、入力パ
ルスの時間幅を検出する第１の回路と、あらかじめ設定
した時間幅の値から第１の回路で検出した時間幅の２分
の１の値を差し引いた時間後にパルスを発生する第２の
回路とを含み、前記第１の回路での検出直後に前記第２
の回路が動作するように構成したことを特徴とするパル
ス検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127788A JPS616924A (ja) | 1984-06-21 | 1984-06-21 | パルス検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59127788A JPS616924A (ja) | 1984-06-21 | 1984-06-21 | パルス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS616924A true JPS616924A (ja) | 1986-01-13 |
Family
ID=14968691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59127788A Pending JPS616924A (ja) | 1984-06-21 | 1984-06-21 | パルス検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS616924A (ja) |
-
1984
- 1984-06-21 JP JP59127788A patent/JPS616924A/ja active Pending
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