JPH031546A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH031546A JPH031546A JP13542889A JP13542889A JPH031546A JP H031546 A JPH031546 A JP H031546A JP 13542889 A JP13542889 A JP 13542889A JP 13542889 A JP13542889 A JP 13542889A JP H031546 A JPH031546 A JP H031546A
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、化合物半導体を用いた電界効果トランジスタ
に関し、特に、ＩｎＰを電流チャネル層としたベテロ接
合を有する電界効果トランジスタに関する。
に関し、特に、ＩｎＰを電流チャネル層としたベテロ接
合を有する電界効果トランジスタに関する。
従来の技術
ＩｎＰは、電子の飽和速度がＧａＡｓよりも速く、且つ
熱伝導率が大きく、衝突イオン化傾数が小さい等の特徴
を持つ化合物半導体であり、高周波帯での高速・高出力
の電界効果トランジスタ（以下ＦＥＴとする）に適した
半導体材料であることがら、これまで多くの構造のＦＥ
Ｔが試みられている。
熱伝導率が大きく、衝突イオン化傾数が小さい等の特徴
を持つ化合物半導体であり、高周波帯での高速・高出力
の電界効果トランジスタ（以下ＦＥＴとする）に適した
半導体材料であることがら、これまで多くの構造のＦＥ
Ｔが試みられている。
発明が解決しようとする課題
しかしながら、金属とＩｎＰとのショットキーバリアバ
イトは通常０．３〜０．４ｅＶと低（、ＧａＡｓでは実
用化されているショットキー接合ゲートＦＥＴではゲー
トリーク電流が大きいという課題がある。
イトは通常０．３〜０．４ｅＶと低（、ＧａＡｓでは実
用化されているショットキー接合ゲートＦＥＴではゲー
トリーク電流が大きいという課題がある。
また、金属／絶縁体／半導体（旧Ｓ ） ＦＥＴ構造に
おいてはＩｎＰと絶縁体界面の界面準位密度の低い適当
な絶縁体がなく、これまで良好な特性の旧５ＦＥＴは作
られていない。
おいてはＩｎＰと絶縁体界面の界面準位密度の低い適当
な絶縁体がなく、これまで良好な特性の旧５ＦＥＴは作
られていない。
Ｉｎ、Ａ１１−ＸＡ５（ｘ＝０．５２）はＩｎＰと格子
整合し、しかも周知の分子線エピタキシャル結晶成長法
（以下１４ＢＥ法とする）を使って容易にＩｎＰ上にエ
ピタキシャル成長できる為に、アンドープのＩｎＸＡｌ
□−、Ａｓ（ｘ−０，５２）はＩｎＰ Ｍｉｓ ＦＥＴ
のゲート絶縁層として使える可能性がある。ところが、
混晶比Ｘがｘ＝０．２５ではショットキーバリアバイト
が０．８ｅＶ程度しがなく、ゲート絶縁層として使うに
はリーク電流が大きいという欠点がある。
整合し、しかも周知の分子線エピタキシャル結晶成長法
（以下１４ＢＥ法とする）を使って容易にＩｎＰ上にエ
ピタキシャル成長できる為に、アンドープのＩｎＸＡｌ
□−、Ａｓ（ｘ−０，５２）はＩｎＰ Ｍｉｓ ＦＥＴ
のゲート絶縁層として使える可能性がある。ところが、
混晶比Ｘがｘ＝０．２５ではショットキーバリアバイト
が０．８ｅＶ程度しがなく、ゲート絶縁層として使うに
はリーク電流が大きいという欠点がある。
近年、この課題を解決する為に、Ｉｎ、Ａ Ｉ １−ｘ
Ａｓの混晶比Ｘをｘ＝０．４３まで小さくしてショット
キーバリアバイト高くしたＩｎＰ ＭＩＳ ＦＥＴが報
告された（ Ｃ，Ｍ、ＨＡＮＳＯＮ ｅｔａｌ 、、
ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅｔｔ
ｅｒｓ、 ＥＤＬ−８，Ｐ５：３〜５４．１９８７ ＞
。
Ａｓの混晶比Ｘをｘ＝０．４３まで小さくしてショット
キーバリアバイト高くしたＩｎＰ ＭＩＳ ＦＥＴが報
告された（ Ｃ，Ｍ、ＨＡＮＳＯＮ ｅｔａｌ 、、
ＩＥＥＥ Ｅｌｅｃｔｒｏｎ ＤｅｖｉｃｅＬｅｔｔ
ｅｒｓ、 ＥＤＬ−８，Ｐ５：３〜５４．１９８７ ＞
。
ところが、この場合には、ＩｎＰとＩｎｘＡ１１−ｘＡ
ｓ（ｘ：０．４３）は格子不整合となり、ＩｎＰとＩｎ
ＸＡ Ｉ １−、Ａｓとのへテロ界面で格子定数の差か
ら結晶中に転位欠陥が生じＦＥＴ特性の変動、不安定性
が新たな課題となる。
ｓ（ｘ：０．４３）は格子不整合となり、ＩｎＰとＩｎ
ＸＡ Ｉ １−、Ａｓとのへテロ界面で格子定数の差か
ら結晶中に転位欠陥が生じＦＥＴ特性の変動、不安定性
が新たな課題となる。
本発明は従来の上記実情に鑑みてなされたものであり、
従って発明の目的は、従来の技術に内在する上記課題を
解決することを可能とした新規な電界効果トランジスタ
を提供することにある。
従って発明の目的は、従来の技術に内在する上記課題を
解決することを可能とした新規な電界効果トランジスタ
を提供することにある。
発明の従来技術に対する相違点
上述した従来のＩｎＰ ＦＥＴに対して、本発明では、
ＩｎＰとの界面で結晶に転移欠陥が生じなく、ショット
キーバリアバイトが高出力ＦＥＴに使用可能なほど充分
に高いゲート絶縁層材料としてＩｎＡｓの薄膜とＡｌＡ
ｓの薄膜を交互に積層した超格子を使うという相違点を
有する。
ＩｎＰとの界面で結晶に転移欠陥が生じなく、ショット
キーバリアバイトが高出力ＦＥＴに使用可能なほど充分
に高いゲート絶縁層材料としてＩｎＡｓの薄膜とＡｌＡ
ｓの薄膜を交互に積層した超格子を使うという相違点を
有する。
課題を解決するための手段
前記目的を達成する為に、本発明に係る電界効果トラン
ジスタは、ＩｎＰを電流チャネル層とし、該電流チャネ
ル層上にＡｌＡｓ薄膜とＩｎＡｓ薄膜を交互に積層し、
隣り合う該ＡｌＡｓの膜圧（ｌと該ＩｎＡｓの膜圧Ｌ２
の比ｔｚ／ｌ＋が上層に向かって減少するように構成さ
れる。
ジスタは、ＩｎＰを電流チャネル層とし、該電流チャネ
ル層上にＡｌＡｓ薄膜とＩｎＡｓ薄膜を交互に積層し、
隣り合う該ＡｌＡｓの膜圧（ｌと該ＩｎＡｓの膜圧Ｌ２
の比ｔｚ／ｌ＋が上層に向かって減少するように構成さ
れる。
）４ＢＥ法または有機金属気相成長法（以下ＭＯＣＶＤ
法とする）を用いると、格子定数の異なる化合物半導体
薄膜を結晶中に転位欠陥が発生し始める臨界膜厚を越え
ない厚さで交互に積層していくことにより、その薄膜内
に転位欠陥を発生させることなく、積層して、エピタキ
シャル成長できることが近年明らかになってきている。
法とする）を用いると、格子定数の異なる化合物半導体
薄膜を結晶中に転位欠陥が発生し始める臨界膜厚を越え
ない厚さで交互に積層していくことにより、その薄膜内
に転位欠陥を発生させることなく、積層して、エピタキ
シャル成長できることが近年明らかになってきている。
このことを用いて、格子定数の差が約７％であるＩｎＡ
ｓとＡｌＡｓの薄膜でも約２５人程度の厚さ以下であれ
ば転位欠陥を発生させずに交互に積層させることができ
る。また、ＩｎＰと格子整合するＩｎＪ Ｉ １−ＸＡ
ＳのＩｎ組成Ｘはｘ＝０．５２であるが、このＩｎ、Ａ
ｌ１−１１Ａｓと等価な化合物半導体をＩｎＡｓとＡｌ
Ａｓの薄膜を交互に積層させた超格子で作ることができ
る。即ち、ＩｎＡｓの薄膜の厚さｔｌとＡｌＡｓの薄膜
の厚さＬ２の比ｔｒ／ｈが０．５２１０．４８＃１．０
８とすれば、これらを交互に積層した超格子はＩｎｇ、
５２ｃａＯ４ＢＡｓと等価となり、その平均的な格子
定数はＩｎＰの格子定数と一致すると見なせる。従って
、ＩｎＰ旧Ｓ ＦＥＴの電流チャネル層であるＩｎＰ層
の上にこの超格子を成長させれば、ＩｎＰ層と超格子の
界面でミスフィツト転位の発生を防ぐことができる。
ｓとＡｌＡｓの薄膜でも約２５人程度の厚さ以下であれ
ば転位欠陥を発生させずに交互に積層させることができ
る。また、ＩｎＰと格子整合するＩｎＪ Ｉ １−ＸＡ
ＳのＩｎ組成Ｘはｘ＝０．５２であるが、このＩｎ、Ａ
ｌ１−１１Ａｓと等価な化合物半導体をＩｎＡｓとＡｌ
Ａｓの薄膜を交互に積層させた超格子で作ることができ
る。即ち、ＩｎＡｓの薄膜の厚さｔｌとＡｌＡｓの薄膜
の厚さＬ２の比ｔｒ／ｈが０．５２１０．４８＃１．０
８とすれば、これらを交互に積層した超格子はＩｎｇ、
５２ｃａＯ４ＢＡｓと等価となり、その平均的な格子
定数はＩｎＰの格子定数と一致すると見なせる。従って
、ＩｎＰ旧Ｓ ＦＥＴの電流チャネル層であるＩｎＰ層
の上にこの超格子を成長させれば、ＩｎＰ層と超格子の
界面でミスフィツト転位の発生を防ぐことができる。
その後、徐々にこの超格子におけるｔ＋／１２を減らす
方向、即ちＩｎＡｓ薄膜の割合を減らすことにより、超
格子の平均的なバンドギャップは増加し、従って、金属
ゲート電極とのショットキーバリアバイトをＡｌＡｓの
約１．２■まで自由に高くすることができる。
方向、即ちＩｎＡｓ薄膜の割合を減らすことにより、超
格子の平均的なバンドギャップは増加し、従って、金属
ゲート電極とのショットキーバリアバイトをＡｌＡｓの
約１．２■まで自由に高くすることができる。
実施例
次に本発明をその好ましい各実施例について図面を参照
しながら具体的に説明する。
しながら具体的に説明する。
第１図は本発明に係る電界効果トランジスタの第１の実
施例を示した断面図である。
施例を示した断面図である。
本実施例は、本発明を周知の有機金属気相成長法で成長
させたＩｎＰアクティブ層を電流チャネルとするＩｎＰ
Ｍｉｓ ＦＥＴで実施したものである。
させたＩｎＰアクティブ層を電流チャネルとするＩｎＰ
Ｍｉｓ ＦＥＴで実施したものである。
第１図に示すように、Ｆｅを添加した面方位（１００）
の半絶縁性１ｎＰ基板１上へ約１１厚の高抵抗ＩｎＰバ
ッファ層２及び２Ｘ１０”ｃ＋ｏ−３の濃度でＳが添加
された３、０００人の厚さのＩｎＰアクティブ層３が有
機金属気相成長法を用いてこの順に頂層されている。ソ
ースＩＣ１６及びドレイン電極７は、ＡｕＧｅＮｉ合金
から成り、ＩｎＰアクティブ層３上にＩｎＡ層上上ｌＡ
ｓ薄膜を積層した超格子４を隔てて配置され、それぞれ
ｒｎＰアクティブ層３と電気的にオーム接触をなす。
の半絶縁性１ｎＰ基板１上へ約１１厚の高抵抗ＩｎＰバ
ッファ層２及び２Ｘ１０”ｃ＋ｏ−３の濃度でＳが添加
された３、０００人の厚さのＩｎＰアクティブ層３が有
機金属気相成長法を用いてこの順に頂層されている。ソ
ースＩＣ１６及びドレイン電極７は、ＡｕＧｅＮｉ合金
から成り、ＩｎＰアクティブ層３上にＩｎＡ層上上ｌＡ
ｓ薄膜を積層した超格子４を隔てて配置され、それぞれ
ｒｎＰアクティブ層３と電気的にオーム接触をなす。
超格子４上にはＡ１で形成されたゲート電８ｉ！５が配
置され、これによって超格子４を介してソース電極６と
ドレイン電！７間の電流を制御する。
置され、これによって超格子４を介してソース電極６と
ドレイン電！７間の電流を制御する。
第２図は超格子４の構造を詳しく示す為の断面図である
。
。
超格子４は、第２図に示すように、ＩｎＰアクティブ層
３上にＩｎＡｓ層８とＡｌＡｓ層９を交互に有機金属気
相成長法を用いて成長させる。ＩｎＡｓ層８はアルシン
及びトリメチルインジウムを原料とし、ＡｌＡｓ層９は
アルシン及びトリメチルアルミニウムを原料とした。Ｉ
ｎＰアクティブ層３と接する最初のＡｌＡｓ層９の厚さ
Ｌ２とそのＡｌＡｓ層９と接するＩｎＡｓ層８の厚さＬ
ｌの比Ｌｔ／１２は、ＩｎＰの格子定数とこのＡｌＡｓ
層９とＩｎＡｓ層８の平均格子定数が一致する為に、Ｌ
１／１２：０．５２１０．４８’；１．０８とした。更
に、Ｌｌ。
３上にＩｎＡｓ層８とＡｌＡｓ層９を交互に有機金属気
相成長法を用いて成長させる。ＩｎＡｓ層８はアルシン
及びトリメチルインジウムを原料とし、ＡｌＡｓ層９は
アルシン及びトリメチルアルミニウムを原料とした。Ｉ
ｎＰアクティブ層３と接する最初のＡｌＡｓ層９の厚さ
Ｌ２とそのＡｌＡｓ層９と接するＩｎＡｓ層８の厚さＬ
ｌの比Ｌｔ／１２は、ＩｎＰの格子定数とこのＡｌＡｓ
層９とＩｎＡｓ層８の平均格子定数が一致する為に、Ｌ
１／１２：０．５２１０．４８’；１．０８とした。更
に、Ｌｌ。
Ｌ２の厚さはそれぞれの界面でミスフィツト転位が発生
しないようにそれぞれ２６人、２４人とした。以後、そ
の上層のＡｌＡｓ層９とＩｎＡｓ層８は、隣り合う２つ
の層に分けたとき、それぞれの２層の膜厚の和が５０人
となり、且つｔｌ／ｌｚが上層になるにつれて、徐々に
小さくなり、ゲート電極５と接する最上部でｔ、＋／１
ｚ＝６（λ）／９４（人）術ａ６４となるようにＡｌＡ
ｓ層つとＩｎＡｓ層８をそれぞれ１０層ずっとした。
しないようにそれぞれ２６人、２４人とした。以後、そ
の上層のＡｌＡｓ層９とＩｎＡｓ層８は、隣り合う２つ
の層に分けたとき、それぞれの２層の膜厚の和が５０人
となり、且つｔｌ／ｌｚが上層になるにつれて、徐々に
小さくなり、ゲート電極５と接する最上部でｔ、＋／１
ｚ＝６（λ）／９４（人）術ａ６４となるようにＡｌＡ
ｓ層つとＩｎＡｓ層８をそれぞれ１０層ずっとした。
上記のＩｎＰ Ｍｉｓ ＦＥＴ構造で、ゲート電極５と
超格子４のショットキーバリアバイトは約１ｅＶとなり
、ゲート電極のリーク電流は、Ｉｎｏ、 ５２ＡＩ（，
４ｓＡｓを超格子４の代わりに用いた場合と比べて大幅
に減少し、良好な高出力ＦＥＴ特性が得られた。
超格子４のショットキーバリアバイトは約１ｅＶとなり
、ゲート電極のリーク電流は、Ｉｎｏ、 ５２ＡＩ（，
４ｓＡｓを超格子４の代わりに用いた場合と比べて大幅
に減少し、良好な高出力ＦＥＴ特性が得られた。
第３図は、本発明に係る電界効果トランジスタの第２の
実施例を示す断面図である。
実施例を示す断面図である。
第３図を参照するに、水弟２の実施例では、ＦＥＴの電
流チャネル層の形成にイオン注入法を用い、ゲート絶縁
層としての１ｎＡｓとＡｌＡｓの薄膜からなる超格子の
形成は分子線エピタキシィ法を用いた。
流チャネル層の形成にイオン注入法を用い、ゲート絶縁
層としての１ｎＡｓとＡｌＡｓの薄膜からなる超格子の
形成は分子線エピタキシィ法を用いた。
まず、Ｆｅを添加した面方位（１００）の半絶縁性Ｉｎ
Ｐ基板１へｎ型不純物としてＳｔを注入エネルギー７０
にｅＶで注入量４Ｘ１０！２ｃｍ−”だけイオン注入し
、熱処理保護膜として５ｉｎ２膜を半絶縁性ＩｎＰ基板
１の表面へ周知の熱ＣＶＤ法で２，０００人の厚さに成
長させる。その後、Ｈ２雰囲気中において、７００℃の
温度で１５分間熱処理を行い、ｎ型の導電性を持つ電流
チャネル層となるイオン注入層１０を形成した。
Ｐ基板１へｎ型不純物としてＳｔを注入エネルギー７０
にｅＶで注入量４Ｘ１０！２ｃｍ−”だけイオン注入し
、熱処理保護膜として５ｉｎ２膜を半絶縁性ＩｎＰ基板
１の表面へ周知の熱ＣＶＤ法で２，０００人の厚さに成
長させる。その後、Ｈ２雰囲気中において、７００℃の
温度で１５分間熱処理を行い、ｎ型の導電性を持つ電流
チャネル層となるイオン注入層１０を形成した。
次いで、熱処理保護膜の５ｉｎ２を除去し、周知の分子
線エピタキシィ法を用いて金属Ｉｎ、 ＡＩ及びＡｓを
原料として上記第１の実施例と同一の超格子４を形成す
る。
線エピタキシィ法を用いて金属Ｉｎ、 ＡＩ及びＡｓを
原料として上記第１の実施例と同一の超格子４を形成す
る。
ソース電極６、ドレイン電極７及びゲート電極５は第１
の実施例と同一である。
の実施例と同一である。
上記に従って形成したＩｎＰ Ｍｉｓ ＦＥＴにおいて
も第１の実施例と同様にゲート電極５と超格子４のショ
ットキーバリアバイトは約１ｅＶとなり、この実ＭＡＰ
Ａにおいても良好な高出力ＦＥＴ特性が得られた。
も第１の実施例と同様にゲート電極５と超格子４のショ
ットキーバリアバイトは約１ｅＶとなり、この実ＭＡＰ
Ａにおいても良好な高出力ＦＥＴ特性が得られた。
発明の詳細
な説明したように、本発明によれば、電流チャネル層の
ＩｎＰと接する面ではＩｎＰと格子整合し、且つゲート
ｔｉとのショットキーバリアバイトが充分大きくなる超
格子を、ＩｎＡｓとＡｌＡｓの薄膜を交互に積層して形
成し、これを旧Ｓ ＦＥＴのゲート絶縁層として使うこ
とにより、ＩｎＰと超格子界面では転位が発生ずること
な（、ＦＥＴのゲート電極のリーク電流を充分に減らす
ことができ、ＩｎＰが本来持っている浸れた電気的特性
を充分に発揮することのできる高周波帯で動作する高出
力電界効果トランジスタを容易に製造することができる
。
ＩｎＰと接する面ではＩｎＰと格子整合し、且つゲート
ｔｉとのショットキーバリアバイトが充分大きくなる超
格子を、ＩｎＡｓとＡｌＡｓの薄膜を交互に積層して形
成し、これを旧Ｓ ＦＥＴのゲート絶縁層として使うこ
とにより、ＩｎＰと超格子界面では転位が発生ずること
な（、ＦＥＴのゲート電極のリーク電流を充分に減らす
ことができ、ＩｎＰが本来持っている浸れた電気的特性
を充分に発揮することのできる高周波帯で動作する高出
力電界効果トランジスタを容易に製造することができる
。
第１図は本発明に係る電界効果トランジスタの第１の実
施例を示す断面図、第２図は第１図中の超格子４の構造
を詳しく示す為の断面図、第３図は本発明に係る電界効
果トランジスタの第２の実施例を示す断面図である。 １・・・半絶縁性１ｎＰ基板、２・・・高純度ＩｎＰｎ
ツバ１フ、３・・・ＩｎＰアクティブ層、４・・・超格
子、５・・・ゲート電極、６・・・ソース電極、７・・
・トレイン電極、８・・・ＩｎＡｓ層、９・・・ＡｌＡ
ｓ層、１０・・・イオン注入層特許出願人 日本電気
株式会社 代 理 人 弁理士 熊谷雄太部 第 図 第 図
施例を示す断面図、第２図は第１図中の超格子４の構造
を詳しく示す為の断面図、第３図は本発明に係る電界効
果トランジスタの第２の実施例を示す断面図である。 １・・・半絶縁性１ｎＰ基板、２・・・高純度ＩｎＰｎ
ツバ１フ、３・・・ＩｎＰアクティブ層、４・・・超格
子、５・・・ゲート電極、６・・・ソース電極、７・・
・トレイン電極、８・・・ＩｎＡｓ層、９・・・ＡｌＡ
ｓ層、１０・・・イオン注入層特許出願人 日本電気
株式会社 代 理 人 弁理士 熊谷雄太部 第 図 第 図
Claims (1)
- ＩｎＰを電流チャネル層とし、該電流チャネル層上にＡ
ｌＡｓ薄膜とＩｎＡｓ薄膜を交互に積層し、隣り合う該
ＡｌＡｓの膜圧ｔ＿１と該ＩｎＡｓの膜圧ｔ＿２の比ｔ
＿２／ｔ＿１が上層に向かって減少することを特徴とす
る電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13542889A JP2808671B2 (ja) | 1989-05-29 | 1989-05-29 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13542889A JP2808671B2 (ja) | 1989-05-29 | 1989-05-29 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH031546A true JPH031546A (ja) | 1991-01-08 |
| JP2808671B2 JP2808671B2 (ja) | 1998-10-08 |
Family
ID=15151500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13542889A Expired - Fee Related JP2808671B2 (ja) | 1989-05-29 | 1989-05-29 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808671B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206528A (en) * | 1990-11-30 | 1993-04-27 | Nec Corporation | Compound semiconductor field effect transistor having a gate insulator formed of insulative superlattice layer |
| EP0569259A3 (en) * | 1992-05-08 | 1995-03-01 | Furukawa Electric Co Ltd | Multiple quantum barrier field effect transistor. |
| US5952672A (en) * | 1998-02-24 | 1999-09-14 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
-
1989
- 1989-05-29 JP JP13542889A patent/JP2808671B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206528A (en) * | 1990-11-30 | 1993-04-27 | Nec Corporation | Compound semiconductor field effect transistor having a gate insulator formed of insulative superlattice layer |
| EP0569259A3 (en) * | 1992-05-08 | 1995-03-01 | Furukawa Electric Co Ltd | Multiple quantum barrier field effect transistor. |
| US5952672A (en) * | 1998-02-24 | 1999-09-14 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808671B2 (ja) | 1998-10-08 |
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