JPH03156558A - ホストｃｐｕとコプロセッサとの間の通信方法 - Google Patents
ホストｃｐｕとコプロセッサとの間の通信方法Info
- Publication number
- JPH03156558A JPH03156558A JP29402489A JP29402489A JPH03156558A JP H03156558 A JPH03156558 A JP H03156558A JP 29402489 A JP29402489 A JP 29402489A JP 29402489 A JP29402489 A JP 29402489A JP H03156558 A JPH03156558 A JP H03156558A
- Authority
- JP
- Japan
- Prior art keywords
- data
- coprocessor
- host cpu
- common flag
- rqm
- Prior art date
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- Pending
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- Multi Processors (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はホストＣＰＵとコプロセッサ（Ｃｏ−ｐｒｏ
ｃｅｓｓｏｒ ）との間の通信方法に関する。
ｃｅｓｓｏｒ ）との間の通信方法に関する。
従来の技術
ホストＣＰＵとコプロセッサとの間の通信処理において
、コプロセッサにはタイマが無いので。
、コプロセッサにはタイマが無いので。
時間管理はすべてホストＣＰＵが行なっていた。
たとえばディジタル・フィルタリング処理、その他の処
理をコプロセッサに行なわせる場合、ホス１−ＣＰＵは
自己のタイマによる管理に基づいて。
理をコプロセッサに行なわせる場合、ホス１−ＣＰＵは
自己のタイマによる管理に基づいて。
一定時間間隔でコプロセッサに割込をかける。コプロセ
ッサはホストＣＰＵからの割込信号に応答して１割込処
理によってホストＣＰＵからの入力データを受信し、所
与の演算を開始する。ホストＣＰＵは人力データをコプ
ロセッサに送信した後、コプロセッサからの出力データ
を受信するために単に待機するか、またはコプロセッサ
からの割込を許可した状態で他の処理を行なう。コプロ
セッサは所与の演算処理を終えると、待機しているホス
トＣＰＵに演算結果を表わす出力データを送信するか、
またはホストＣＰＵに割込をかけて出力データを送信す
る。コプロセッサは出力データ送信後、再びホストＣＰ
Ｕからの入力データを受信するために待機する。
ッサはホストＣＰＵからの割込信号に応答して１割込処
理によってホストＣＰＵからの入力データを受信し、所
与の演算を開始する。ホストＣＰＵは人力データをコプ
ロセッサに送信した後、コプロセッサからの出力データ
を受信するために単に待機するか、またはコプロセッサ
からの割込を許可した状態で他の処理を行なう。コプロ
セッサは所与の演算処理を終えると、待機しているホス
トＣＰＵに演算結果を表わす出力データを送信するか、
またはホストＣＰＵに割込をかけて出力データを送信す
る。コプロセッサは出力データ送信後、再びホストＣＰ
Ｕからの入力データを受信するために待機する。
発明が解決しようとする問題点
上述の従来の通信方法によると、コプロセッサは割込処
理によって所与の演算を行なうのでネスティングが１つ
深くなるという問題がある。またホストＣＰＵがコプロ
セッサからの出力データを受信するために単に待機する
だけでは無駄時間が多いし、コプロセッサからの割込に
よって出力データを受付けるようにするとソフトウェア
処理が複雑になり、バスの他にＩ１０ラインが２水金分
に必要になるという欠点がある。
理によって所与の演算を行なうのでネスティングが１つ
深くなるという問題がある。またホストＣＰＵがコプロ
セッサからの出力データを受信するために単に待機する
だけでは無駄時間が多いし、コプロセッサからの割込に
よって出力データを受付けるようにするとソフトウェア
処理が複雑になり、バスの他にＩ１０ラインが２水金分
に必要になるという欠点がある。
この発明は１割込を使用することなく簡単に同期をとっ
てデータの送受信が可能であり、しがもバス以外にＩ１
０ラインを必要としないホストＣＰＵとコプロセッサと
の間の通信方法を提供するものである。
てデータの送受信が可能であり、しがもバス以外にＩ１
０ラインを必要としないホストＣＰＵとコプロセッサと
の間の通信方法を提供するものである。
問題を解決するための手段
この発明においてはホストＣＰＵとコプロセッサとをバ
スで接続し、ホストＣＰＵとコプロセッサに共通のフラ
グを設けている。またホストＣＰＵからコプロセッサに
送信するデータの単位数と単位ごとの送信順序、および
コプロセッサからホストＣＰＵに送信するデータの単位
数と単位ごとの送信順序をあらかじめ定めている。
スで接続し、ホストＣＰＵとコプロセッサに共通のフラ
グを設けている。またホストＣＰＵからコプロセッサに
送信するデータの単位数と単位ごとの送信順序、および
コプロセッサからホストＣＰＵに送信するデータの単位
数と単位ごとの送信順序をあらかじめ定めている。
共通フラグが一方の状態にあるときにはコプロセッサは
待機し、ホストＣＰＵはデータを一単位ごとにコプロセ
ッサに送信またはコプロセッサから受信しかつ共通フラ
グを他方の状態とする。共通フラグが他方の状態にある
ときにはホストＣＰＵは待機し、コプロセッサはデータ
を一単位ごとにホストＣＰＵから受信またはホストＣＰ
Ｕに送信しかつ共通フラグを上記一方の状態とする。さ
らに、あらかじめ定められた単位数のデータの送信また
は受（２が終了したときに送信と受信とを切替える。
待機し、ホストＣＰＵはデータを一単位ごとにコプロセ
ッサに送信またはコプロセッサから受信しかつ共通フラ
グを他方の状態とする。共通フラグが他方の状態にある
ときにはホストＣＰＵは待機し、コプロセッサはデータ
を一単位ごとにホストＣＰＵから受信またはホストＣＰ
Ｕに送信しかつ共通フラグを上記一方の状態とする。さ
らに、あらかじめ定められた単位数のデータの送信また
は受（２が終了したときに送信と受信とを切替える。
作 用
ホストＣＰＵは、共通フラグが一方の状態にあるときに
は、データを一単位ごとにコプロセッサに送信またはコ
プロセッサから受信しかつ共通フラグを他方の状態とす
る。あらかじめ定められた単位数のデータの送信または
受信が終了したときに送信と受信とを切替える。ホスト
ＣＰＵは共通フラグが他方の状態にあるときには待機す
る。
は、データを一単位ごとにコプロセッサに送信またはコ
プロセッサから受信しかつ共通フラグを他方の状態とす
る。あらかじめ定められた単位数のデータの送信または
受信が終了したときに送信と受信とを切替える。ホスト
ＣＰＵは共通フラグが他方の状態にあるときには待機す
る。
コプロセッサは、共通フラグが他方の状態にあるときに
は、データを一単位ごとにホストＣＰＵから受信または
ホストＣＰＵに送信しかつ共通フラグを上記一方の状態
とする。あらかじめ定められた単位数のデータの受信ま
たは送信が終了したときに受信と送信とを切替える。コ
プロセッサは共通フラグが一方の状態にあるときには待
機する。
は、データを一単位ごとにホストＣＰＵから受信または
ホストＣＰＵに送信しかつ共通フラグを上記一方の状態
とする。あらかじめ定められた単位数のデータの受信ま
たは送信が終了したときに受信と送信とを切替える。コ
プロセッサは共通フラグが一方の状態にあるときには待
機する。
実施例
第１図はホストＣＰＵとコプロセッサとの間の通信シス
テム全体の構成の概要を示すものである。
テム全体の構成の概要を示すものである。
ホストＣＰＵｌ０とコプロセッサ２０とはバスにより相
互に接続されている。ホストＣＰＵｌ０には。
互に接続されている。ホストＣＰＵｌ０には。
コプロセッサ２０に送信すべき、およびコプロセッサ２
０から受信したデータを格納するＲＡＭＩＩに加えて、
２つのレジスタＲＯ，Ｒ１が設けられている。
０から受信したデータを格納するＲＡＭＩＩに加えて、
２つのレジスタＲＯ，Ｒ１が設けられている。
コプロセッサ２０には、ホストＣＰＵｌ０から受信した
。およびホストＣＰＵＩＧに送信すべきデータを格納す
るＲＡＭ２１の他に、ＲＡＭ２１の番地を指定するデー
タ・ポインタＤＰ、送受信バッファとして作用するデー
タ・レジスタＤＲ，および共通フラグＲＱＭの状態を示
すスティタス・レジスタＳＲを備えている。
。およびホストＣＰＵＩＧに送信すべきデータを格納す
るＲＡＭ２１の他に、ＲＡＭ２１の番地を指定するデー
タ・ポインタＤＰ、送受信バッファとして作用するデー
タ・レジスタＤＲ，および共通フラグＲＱＭの状態を示
すスティタス・レジスタＳＲを備えている。
コプロセッサ２０がデータ・レジスタＤＲにデータを書
込むかまたは同レジスタＤＲからデータを読出せばステ
ィタス・レジスタＳＲの共通フラグＲＱＭが１となるよ
うに、さらにホストＣＰＵｌ０がデータ・レジスタＤＲ
にデータを書込むかまたは同レジスタＤＲからデータを
読出せば０となるようにハードウェア上で構成されてい
る。
込むかまたは同レジスタＤＲからデータを読出せばステ
ィタス・レジスタＳＲの共通フラグＲＱＭが１となるよ
うに、さらにホストＣＰＵｌ０がデータ・レジスタＤＲ
にデータを書込むかまたは同レジスタＤＲからデータを
読出せば０となるようにハードウェア上で構成されてい
る。
第２図はホストＣＰＵｌ０からコプロセッサ２０にデー
タを送信するときの共通フラグＲＱＭの状態遷移を示す
ものであり、第３図はコプロセッサ２０からホストＣＰ
Ｕｌ０にデータを送信するときの共通フラグＲＱＭの状
態遷移を示すものである。
タを送信するときの共通フラグＲＱＭの状態遷移を示す
ものであり、第３図はコプロセッサ２０からホストＣＰ
Ｕｌ０にデータを送信するときの共通フラグＲＱＭの状
態遷移を示すものである。
ホストＣＰ Ｕ １０は共通フラグＲＱＭがＯの場合は
待機し、１の場合はデータを送信または受信して共通フ
ラグＲＱＭを１にする。あらかじめ定められているデー
タの数の送信終了または受信終了によって送信と受信と
を切分ける。コプロセッサ２０は共通フラグＲＯＭが１
の場合に待機し、共通フラグＲＱＭが０の場合にはデー
タを受信または送信して共通フラグＲＱＭを１にする。
待機し、１の場合はデータを送信または受信して共通フ
ラグＲＱＭを１にする。あらかじめ定められているデー
タの数の送信終了または受信終了によって送信と受信と
を切分ける。コプロセッサ２０は共通フラグＲＯＭが１
の場合に待機し、共通フラグＲＱＭが０の場合にはデー
タを受信または送信して共通フラグＲＱＭを１にする。
あらかしめ定められているデータの数の受信終了または
送信終了によって受信と送信とが切り替えられる。
送信終了によって受信と送信とが切り替えられる。
第２図において、ホストＣＰ Ｕ ｔｏからコプロセッ
サ２０’にデータを送信する場合には、共通フラグＲＱ
Ｍが１のときにホストＣＰＵｌ０がＲＡＭＩＩの１単位
のデータ（たとえば１バイト）をコプロセッサ２０のデ
ータ・レジスタＤＲに書込む。これにより共通フラグＲ
ＱＭが０となるのでコプロセッサ２０はデータ・レジス
タＤＲのデータをＲＡＭ２１に格納する。共通フラグＲ
ＱＭは１となる。これにより１単位のデータがホストＣ
ＰＵｌ０からコプロセッサ２０に送信されたことになる
。上記の動作が所要数回繰返される。
サ２０’にデータを送信する場合には、共通フラグＲＱ
Ｍが１のときにホストＣＰＵｌ０がＲＡＭＩＩの１単位
のデータ（たとえば１バイト）をコプロセッサ２０のデ
ータ・レジスタＤＲに書込む。これにより共通フラグＲ
ＱＭが０となるのでコプロセッサ２０はデータ・レジス
タＤＲのデータをＲＡＭ２１に格納する。共通フラグＲ
ＱＭは１となる。これにより１単位のデータがホストＣ
ＰＵｌ０からコプロセッサ２０に送信されたことになる
。上記の動作が所要数回繰返される。
第３図においてコプロセッサ２０からホストＣＰＵｌ０
にデータを送信する場合には、共通フラグＲＱＭが０の
ときにコプロセッサ２０はそのＲＡＭ２１の１単位のデ
ータをデータ・レジスタＤ Ｒ１，：書込む。これによ
り共通フラグは１となるので１次にホストＣＰＵｌ０は
データ・レジスタＤＲのデータをＲＡＭＩＩに読込む。
にデータを送信する場合には、共通フラグＲＱＭが０の
ときにコプロセッサ２０はそのＲＡＭ２１の１単位のデ
ータをデータ・レジスタＤ Ｒ１，：書込む。これによ
り共通フラグは１となるので１次にホストＣＰＵｌ０は
データ・レジスタＤＲのデータをＲＡＭＩＩに読込む。
共通フラグは再び０となる。以上の動作が所要回繰返さ
れることにより所要数単位のデータがコプロセッサ２０
からホストＣＰＵｌ０に送られることになる。
れることにより所要数単位のデータがコプロセッサ２０
からホストＣＰＵｌ０に送られることになる。
上記のデータ送受信処理を行なうためのホストＣＰＵｌ
０の処理手順が第４図に、コプロセッサ２０の処理手順
が第５図にそれぞれ示されている。
０の処理手順が第４図に、コプロセッサ２０の処理手順
が第５図にそれぞれ示されている。
データの一単位は８ビツトまたは１６ビツトにより構成
される。ホストＣＰＵｌ０からコプロセッサ２０に送信
すべきデータの単位数をｍとする。またコプロセッサ２
０からホストＣＰＵｌ０に送信すべき単位数をｎとする
。
される。ホストＣＰＵｌ０からコプロセッサ２０に送信
すべきデータの単位数をｍとする。またコプロセッサ２
０からホストＣＰＵｌ０に送信すべき単位数をｎとする
。
まずホストＣＰＵｌ０からコプロセッサ２０にデータを
送信する処理について説明する。
送信する処理について説明する。
第４図を参照して、ホストＣＰＵｌ０においては単位数
ｍがレジスタＲ１にセットされ（ステップ３１） コ
プロセッサ２０のスティタス・レジスタＳＲにある共通
フラグＲＱＭがレジスタＲＯに読込まれる（ステップ３
２）。共通フラグＲＱＭが１であれば（ステップ３３で
ＹＥＳ ） 、ホストＣＰＵｌ０のＲＡ Ｍ １１から
１単位のデータが読出され、これがバスを通して送信さ
れてコプロセッサ２０のデータ・レジスタＤＲにセット
される（ステップ３４）。これにより共通フラグＲＱＭ
は０になる。
ｍがレジスタＲ１にセットされ（ステップ３１） コ
プロセッサ２０のスティタス・レジスタＳＲにある共通
フラグＲＱＭがレジスタＲＯに読込まれる（ステップ３
２）。共通フラグＲＱＭが１であれば（ステップ３３で
ＹＥＳ ） 、ホストＣＰＵｌ０のＲＡ Ｍ １１から
１単位のデータが読出され、これがバスを通して送信さ
れてコプロセッサ２０のデータ・レジスタＤＲにセット
される（ステップ３４）。これにより共通フラグＲＱＭ
は０になる。
最後に、レジスタＲ１の所定数ｍが−１（デクレメント
）される（ステップ３５）。上述したステップ３２〜３
５の処理は、共通フラグＲＱＭが１になる毎に、レジス
タＲ１の内容が−１になるまで（すなわちキャリイＣＹ
が１になるまで）繰返して行なわれる（ステップ３６）
。ＣＹ≠０となるとホストＣＰＵｌ０はデータの加工処
理に移る（ステップ３７）。
）される（ステップ３５）。上述したステップ３２〜３
５の処理は、共通フラグＲＱＭが１になる毎に、レジス
タＲ１の内容が−１になるまで（すなわちキャリイＣＹ
が１になるまで）繰返して行なわれる（ステップ３６）
。ＣＹ≠０となるとホストＣＰＵｌ０はデータの加工処
理に移る（ステップ３７）。
コプロセッサ２０においては、第５図を参照して、上述
の所定数ｍがデータ・ポインタＤＰにセットされる（ス
テップ５１）。次に、データ・レジスタＤＲに格納され
ていた先のデータがテンポラリイ・レジスタＴＲに退避
させられる（ステップ５２）。これによりデータ・レジ
スタＤＲの内容は空となりホストＣＰＵｌ０からのデー
タを受入れ可能な状態となる。また、データ・レジスタ
ＤＲからのデータの読出しによって共通フラグＲＱＭが
１となり、ホストＣＰＵＩＧによるデータの送信を促す
。
の所定数ｍがデータ・ポインタＤＰにセットされる（ス
テップ５１）。次に、データ・レジスタＤＲに格納され
ていた先のデータがテンポラリイ・レジスタＴＲに退避
させられる（ステップ５２）。これによりデータ・レジ
スタＤＲの内容は空となりホストＣＰＵｌ０からのデー
タを受入れ可能な状態となる。また、データ・レジスタ
ＤＲからのデータの読出しによって共通フラグＲＱＭが
１となり、ホストＣＰＵＩＧによるデータの送信を促す
。
上述したようにホストＣＰ Ｕ １０がデータをデータ
・レジスタＤＲに書込むと（第４図ステップ３４）共通
フラグＲＯＭは０となるので（ステ１．ブ５３でＮＯ）
、ホストＣＰＵｌ０から送信されデータ・レジスタＤＲ
にセットされているデータがＲＡＭ２１のデータ・ポイ
ンタＤＰによって指定されるアドレスに格納されるとと
もに、データーポインタＤＰの内容が−１（デクレメン
ト）される（ステップ５４）。データ・レジスタＤＲか
らＲＡＭ２１へのデータの転送によって共通フラグＲＱ
Ｍは再び１となる。
・レジスタＤＲに書込むと（第４図ステップ３４）共通
フラグＲＯＭは０となるので（ステ１．ブ５３でＮＯ）
、ホストＣＰＵｌ０から送信されデータ・レジスタＤＲ
にセットされているデータがＲＡＭ２１のデータ・ポイ
ンタＤＰによって指定されるアドレスに格納されるとと
もに、データーポインタＤＰの内容が−１（デクレメン
ト）される（ステップ５４）。データ・レジスタＤＲか
らＲＡＭ２１へのデータの転送によって共通フラグＲＱ
Ｍは再び１となる。
コプロセッサ２０では上述のステップ５４の処理が、共
通フラグＲＱＭが０となったときに、データ・ポインタ
ＤＰの内容が０となるまで繰返される（ステップ５５）
。そしてデータ・ポインタＤＰの内容が０となると、共
通フラグＲＱＭが０となったときに（ステップ５６）、
データ・レジスタＤＲに格納されているホストＣＰＵｌ
０から送られた最後のデータがＲＡＭ２１に書込まれる
（ステップ５７）。このステップ５７の処理ではコプロ
セッサ２０によるデータ・レジスタＤＲからのデータの
読出しにもかかわらず共通フラグＲＱＭは変化せず０の
ままに保持される。この後、コプロセッサ２０は受信し
たデータを用いて所与の演算処理を行なう（ステップ５
８）。
通フラグＲＱＭが０となったときに、データ・ポインタ
ＤＰの内容が０となるまで繰返される（ステップ５５）
。そしてデータ・ポインタＤＰの内容が０となると、共
通フラグＲＱＭが０となったときに（ステップ５６）、
データ・レジスタＤＲに格納されているホストＣＰＵｌ
０から送られた最後のデータがＲＡＭ２１に書込まれる
（ステップ５７）。このステップ５７の処理ではコプロ
セッサ２０によるデータ・レジスタＤＲからのデータの
読出しにもかかわらず共通フラグＲＱＭは変化せず０の
ままに保持される。この後、コプロセッサ２０は受信し
たデータを用いて所与の演算処理を行なう（ステップ５
８）。
次にコプロセッサ２０からホストＣＰＵｌ０にデータを
送信する場合の処理について説明する。
送信する場合の処理について説明する。
第５図を参照して、コプロセッサ２０においては、ホス
トＣＰ Ｕ １０に送信すべきデータ量を表わす単位数
ｎがデーターポインタＤＰにセットされ（ステップ５９
）、続いてデータ・ポインタＤＰの内容によってアドレ
スされるＲＡＭ２１の記憶エリアから一単位のデータが
読出されデーターレジスタＤＲにセットされるとともに
、データ・ポインタＤＰの内容が−１される（ステップ
６０）。データ・レジスタＤＲへのデータの書込みによ
って共通フラグＲＯＭは１となる。ステップ６０の処理
は、共通フラグＲＱＭがＯになる毎に（ステップ６１）
、データ・ポインタＤＰの内容がＯになるまで繰返して
実行される（ステップ６２）。
トＣＰ Ｕ １０に送信すべきデータ量を表わす単位数
ｎがデーターポインタＤＰにセットされ（ステップ５９
）、続いてデータ・ポインタＤＰの内容によってアドレ
スされるＲＡＭ２１の記憶エリアから一単位のデータが
読出されデーターレジスタＤＲにセットされるとともに
、データ・ポインタＤＰの内容が−１される（ステップ
６０）。データ・レジスタＤＲへのデータの書込みによ
って共通フラグＲＯＭは１となる。ステップ６０の処理
は、共通フラグＲＱＭがＯになる毎に（ステップ６１）
、データ・ポインタＤＰの内容がＯになるまで繰返して
実行される（ステップ６２）。
第４図を参照して、ホストＣＰＵｌ０においては、所定
数ｎがレジスタＲ１にセットされたのち（ステップ３８
）、スティタスφレジスタＳＲにおける共通フラグＲＱ
Ｍの状態がレジスタＲＯに読込まれる（ステップ３９）
。共通フラグＲＱＭが１であれば（ステップ４Ｇ）、第
５図ステップ６０でデータ・レジスタＤＲに書込まれた
データがＲＡＭＩＩに読込まれる（ステップ４２）。ホ
ストＣＰ Ｕ １０によるデーターレジスタＤＲからの
データの読出しによって共通フラグＲＱＭはＯになる。
数ｎがレジスタＲ１にセットされたのち（ステップ３８
）、スティタスφレジスタＳＲにおける共通フラグＲＱ
Ｍの状態がレジスタＲＯに読込まれる（ステップ３９）
。共通フラグＲＱＭが１であれば（ステップ４Ｇ）、第
５図ステップ６０でデータ・レジスタＤＲに書込まれた
データがＲＡＭＩＩに読込まれる（ステップ４２）。ホ
ストＣＰ Ｕ １０によるデーターレジスタＤＲからの
データの読出しによって共通フラグＲＱＭはＯになる。
この後、レジスタＲ１の内容が−１される（ステップ４
２）。ステップ３９〜４２の処理は、共通フラグＲＱＭ
が１になる毎に（ステップ４０）、レジスタＲ１のキャ
リイＣＹが１となるまで（ステップ４３）、繰返して行
なわれる。データ受信処理が終了すると、演算処理が行
なわれ（ステップ４４）、所定時間経過したことを確認
した上でステップ３１に戻る（ステップ４５）。
２）。ステップ３９〜４２の処理は、共通フラグＲＱＭ
が１になる毎に（ステップ４０）、レジスタＲ１のキャ
リイＣＹが１となるまで（ステップ４３）、繰返して行
なわれる。データ受信処理が終了すると、演算処理が行
なわれ（ステップ４４）、所定時間経過したことを確認
した上でステップ３１に戻る（ステップ４５）。
なお、ホストＣＰ Ｕ １０の処理をタイマ割込で行な
う場合には、ステップ４５の時間待合せを省略できるの
はいうまでもない。
う場合には、ステップ４５の時間待合せを省略できるの
はいうまでもない。
発明の効果
以上のようにしてこの発明によると、バス以外にＩ１０
ラインは必要なくなる。また１割込を使用することなく
、簡単に同期をとってホストＣＰＵとコプロセッサとの
間でデータの送受信を行なうことができる。
ラインは必要なくなる。また１割込を使用することなく
、簡単に同期をとってホストＣＰＵとコプロセッサとの
間でデータの送受信を行なうことができる。
第１図はホストＣＰＵとコプロセッサとの間の通信装置
の全体構成を示すブロック図である。 第２図はホストＣＰＵからコプロセッサへデータを送信
するときの共通フラグの状態遷移図であり、第３図はコ
プロセッサからホストＣＰＵヘデータを送信するときの
共通フラグの状態遷移図である。 第４図はホストＣＰＵの通信処理手順を示すフロー・チ
ャート、第５図はコプロセッサの通信処理手順を示すフ
ロー・チャートである。 １０・・・ホス ト ＰＵ。 ２０・・・コプロセッサ。 ＳＲ・・・共通フラグの状態を示す スティタス・ レジスタ。 以 上
の全体構成を示すブロック図である。 第２図はホストＣＰＵからコプロセッサへデータを送信
するときの共通フラグの状態遷移図であり、第３図はコ
プロセッサからホストＣＰＵヘデータを送信するときの
共通フラグの状態遷移図である。 第４図はホストＣＰＵの通信処理手順を示すフロー・チ
ャート、第５図はコプロセッサの通信処理手順を示すフ
ロー・チャートである。 １０・・・ホス ト ＰＵ。 ２０・・・コプロセッサ。 ＳＲ・・・共通フラグの状態を示す スティタス・ レジスタ。 以 上
Claims (1)
- 【特許請求の範囲】 ホストＣＰＵとコプロセッサとをバスで接続し、 ホストＣＰＵとコプロセッサに共通のフラグを設け、 ホストＣＰＵからコプロセッサに送信するデータの単位
数と単位ごとの送信順序、およびコプロセッサからホス
トＣＰＵに送信するデータの単位数と単位ごとの送信順
序をあらかじめ定めておき、 共通フラグが一方の状態にあるときにはコプロセッサは
待機し、ホストＣＰＵはデータを一単位ごとにコプロセ
ッサに送信またはコプロセッサから受信しかつ共通フラ
グを他方の状態とし、共通フラグが他方の状態にあると
きにはホストＣＰＵは待機し、コプロセッサはデータを
一単位ごとにホストＣＰＵから受信またはホストＣＰＵ
に送信しかつ共通フラグを上記一方の状態とし、あらか
じめ定められた単位数のデータの送信または受信が終了
したときに送信と受信とを切替える、 ホストＣＰＵとコプロセッサとの間の通信方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29402489A JPH03156558A (ja) | 1989-11-14 | 1989-11-14 | ホストｃｐｕとコプロセッサとの間の通信方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29402489A JPH03156558A (ja) | 1989-11-14 | 1989-11-14 | ホストｃｐｕとコプロセッサとの間の通信方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03156558A true JPH03156558A (ja) | 1991-07-04 |
Family
ID=17802273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29402489A Pending JPH03156558A (ja) | 1989-11-14 | 1989-11-14 | ホストｃｐｕとコプロセッサとの間の通信方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03156558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999014685A1 (fr) * | 1997-09-16 | 1999-03-25 | Hitachi, Ltd. | Machine de traitement des donnees et systeme de traitement des donnees |
| JP2021530813A (ja) * | 2018-07-26 | 2021-11-11 | ザイリンクス インコーポレイテッドXilinx Incorporated | 専用低レイテンシリンクを使用した複数のハードウェアアクセラレータのための統合されたアドレス空間 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159958A (ja) * | 1984-01-30 | 1985-08-21 | Nec Ic Microcomput Syst Ltd | デ−タ転送制御回路 |
| JPS63308660A (ja) * | 1987-06-10 | 1988-12-16 | Mitsubishi Electric Corp | デ−タ処理装置のメッセ−ジ交換方式 |
-
1989
- 1989-11-14 JP JP29402489A patent/JPH03156558A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159958A (ja) * | 1984-01-30 | 1985-08-21 | Nec Ic Microcomput Syst Ltd | デ−タ転送制御回路 |
| JPS63308660A (ja) * | 1987-06-10 | 1988-12-16 | Mitsubishi Electric Corp | デ−タ処理装置のメッセ−ジ交換方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999014685A1 (fr) * | 1997-09-16 | 1999-03-25 | Hitachi, Ltd. | Machine de traitement des donnees et systeme de traitement des donnees |
| JP2021530813A (ja) * | 2018-07-26 | 2021-11-11 | ザイリンクス インコーポレイテッドXilinx Incorporated | 専用低レイテンシリンクを使用した複数のハードウェアアクセラレータのための統合されたアドレス空間 |
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