JPH03157935A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に横型ＰＮＰトラン
ジスタを含む半導体集積回路に関する。

〔従来の技術〕

従来、この種の半導体集積回路に用いられている横型Ｐ
ＮＰトランジスタは例えば第４図に示すように、Ｐ型半
導体基板１上のＮ型半導体層２（エピタキシャル層）か
らなるベース領域、Ｐ型コレクタ領域３．Ｐ型エミッタ
領域４．Ｐ型アイソレーション領域５．およびＮ＋埋込
層６およびＮ＋ベースコンタクト領域８より成っていた
。

〔発明が解決しようとする課題〕

上述した従来の横型ＰＮＰトランジスタは、アイソレー
ションが可能なことから集積回路用素子として広く利用
されている。しかし一般的にこの横型ＰＮＰトランジス
タは電流増幅率ｈＦＥや周波数特性が低いため、第４図
のＮ型ベース領域（２）の不純物濃度を下げたり、Ｐ型
エミッタ領域３とＰ型コレクタ領域４の間隔を小さくし
たり、あるいはＰ型エミッタ領域の不純物濃度を上げる
などして電気的特性を向上させている。しかし、集積回
路内では縦型ＮＰＮ）ラジスタの付属として作られる横
型ＰＮＰトランジスタのｈｐａをコントロールし、上げ
ようとすると、かなり複雑な工程を必要とするという欠
点がある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、基板表面にＮ型半導体層に
選択的に設けられたＰ型エミッタ領域とＰ型コレクタ領
域を有してなる横型ＮＰＮトランジスタを含む半導体集
積回路において、前記Ｐ型エミッタ領域とＰ型コレクタ
領域間のＮ型ベース領域は前記Ｎ型半導体層より不純物
濃度が低いというものである。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例を示す半導体チップの断
面図である。第２図（ａ）〜（ｃ）はその製造方法を説
明するための工程順に配置した半導体チップの断面図で
ある。

まずＰ型半導体基板１にＮ＋埋込層６を形成し、Ｎ型エ
ピタキシャル層２を成長させ、Ｐ型アイソレーション領
域５を拡散する（第２図（ａ））。

続いてＰ型エミッタ領域３．Ｐ型コレクタ領域４および
Ｎ＋ベース領域８を形成する（第２図（ｂ））、そして
エミッタ、コレクタ領域の間のＮ型半導体層２中に、Ｐ
型不純物を打ちこみ（導電型が反転しない程度の注入量
とする）、埋込を行ない、Ｎ型低濃度ベース領域７ａを
形成する（第１図）。

Ｐ型エミッタ領域３とＰ型コレクタ領域４の間に、Ｎ型
半導体層２より不純物濃度の低い領域７ａを含むことに
よりＮ型半導体層２の不純物濃度を上げた場合でも周波
数特性等の電気的特性を下げることなくコレクタ抵抗を
下げることができ、また半導体集積回路の製造工程等で
、横型ＰＮＰトランジスタｈＰＥを簡単に大きな値に設
定しコントロールすることができる。

第３図は本発明の第２の実施例を示す半導体チップの断
面図である。

この実施例は第３図の様に、Ｎ型低濃度ベース領域７ｂ
を、Ｐ型エミッタ領域３またはＰ型コレクタ領域４をつ
つみ込むような構造を有している。

エミッタ領域とコレクタ領域の間隔（ベース長Ｗ）が短
かい場合（例えば５〜６μｍ以下）、レジスト加工の精
度を考慮すると第１の実施例で示した構造に比べ実現が
容易である。

〔発明の効果〕

以上説明したように本発明はアイソレーションされたＮ
型半導体層に設けられたＰ型エミッタ禦域とＰ型コレク
タ領域との間に、Ｎ型低濃度ベース領域を含むことによ
り、半導体集積回路の他の部分（縦型ＮＰＮトランジス
タやＣＭＯ８回路）の電気的特性を劣化させずに、独立
に横型ＰＮＰトランジスタのｈＦＥを簡単にコントロー
ルし、大きな値に設定することができるという効果があ
る。

１・・・Ｐ型半導体基板、２・・・Ｎ型半導体層、３・
・・Ｐ型エミッタ領域、４・・・Ｐ型コレクタ領域、５
・・・Ｐ型アイソレーション領域、６・・・Ｎ＋埋込層
、７ａ、７ｂ・・・Ｎ型低濃度ベース領域、８・・・Ｎ
＋ベースコンタクト領域、９・・・コレクタ抵抗、１０
・・・レジスト膜。

Claims (1)

【特許請求の範囲】
1. 　基板表面のＮ型半導体層に選択的に設けられたＰ型エ
   ミッタ領域とＰ型コレクタ領域を有してなる横型ＮＰＮ
   トランジスタを含む半導体集積回路において、前記Ｐ型
   エミッタ領域とＰ型コレクタ領域間のＮ型ベース領域は
   前記Ｎ型半導体層より不純物濃度が低いことを特徴とす
   る半導体集積回路。