JPH0315861B2 - - Google Patents
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- Publication number
- JPH0315861B2 JPH0315861B2 JP59025632A JP2563284A JPH0315861B2 JP H0315861 B2 JPH0315861 B2 JP H0315861B2 JP 59025632 A JP59025632 A JP 59025632A JP 2563284 A JP2563284 A JP 2563284A JP H0315861 B2 JPH0315861 B2 JP H0315861B2
- Authority
- JP
- Japan
- Prior art keywords
- frame synchronization
- synchronization pattern
- clock
- signals
- frequency divider
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000001514 detection method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デイジタル通信信号のフレーム同期
回路に関する。特に、高速デイジタル信号をＮ列
に変換し、信号処理を行うためのフレーム同期回
路に関する。
回路に関する。特に、高速デイジタル信号をＮ列
に変換し、信号処理を行うためのフレーム同期回
路に関する。
第１図は従来例のフレーム同期回路のブロツク
構成図であり、入力する高速デイジタル信号を２
列に変換してフレーム同期を取るフレーム同期回
路を示す。このフレーム同期回路は、クロツク１
を２分周して得たクロツクの極性を制御信号８に
より制御することのできる２分周器１０１と、こ
の２分周器１０１より出力される２分周クロツク
３により高速デイジタル信号２を２列に変換する
変換器１０２と、変換器１０２より出力される信
号４および信号５と２分周クロツク３とによりフ
レーム同期パターンを検出するフレーム同期パタ
ーン検出器１０３と、フレーム同期パターン検出
器１０３より出力されるフレーム同期パターン検
出パルス６と２分周クロツク３とにより同期の状
態を判定するフレーム同期判定器１０４と、一定
時間以上にわたりフレーム同期がはずれているこ
とをフレーム同期判定器１０４より出力されるフ
レーム同期情報７により判断した場合に、２分周
クロツク３の極性を制御する極性制御器１０５と
により構成される。
構成図であり、入力する高速デイジタル信号を２
列に変換してフレーム同期を取るフレーム同期回
路を示す。このフレーム同期回路は、クロツク１
を２分周して得たクロツクの極性を制御信号８に
より制御することのできる２分周器１０１と、こ
の２分周器１０１より出力される２分周クロツク
３により高速デイジタル信号２を２列に変換する
変換器１０２と、変換器１０２より出力される信
号４および信号５と２分周クロツク３とによりフ
レーム同期パターンを検出するフレーム同期パタ
ーン検出器１０３と、フレーム同期パターン検出
器１０３より出力されるフレーム同期パターン検
出パルス６と２分周クロツク３とにより同期の状
態を判定するフレーム同期判定器１０４と、一定
時間以上にわたりフレーム同期がはずれているこ
とをフレーム同期判定器１０４より出力されるフ
レーム同期情報７により判断した場合に、２分周
クロツク３の極性を制御する極性制御器１０５と
により構成される。
第２図は第１図に示すフレーム同期回路の信号
のタイムチヤートである。第２図ａはクロツク１
と高速デイジタル信号２とのタイムチヤート、第
２図ｂは２分周クロツク３の極性が「＋」の場合
における２分周クロツク３および信号４，５のタ
イムチヤート、第２図ｃは２分周クロツク３の極
性が「−」の場合における２分周クロツク３およ
び信号４，５のタイムチヤートである。第１図に
示すフレーム同期回路では、第２図のタイムチヤ
ートに示すように、２分周クロツク３は、初期状
態の違いにより、第２図ｂに示す極性が「＋」の
場合の２分周クロツク３と第２図ｃに示す極性が
「−」の場合の２分周クロツク３との二種類存在
し、しかも、２分周クロツク３により２列に変換
され変換器１０２より出力される二つの信号は、
２分周クロツクの極性が「＋」の場合には、第２
図ｂに示す信号４と信号５とになり、２分周クロ
ツクの極性が「−」の場合には、第２図ｃに示す
信号４と信号５とになり、まつたく逆転して入替
わる。そのためにフレーム同期パルス検出器１０
３でフレーム同期パターン（A1，A2，A3，A4）
が検出できるように２分周クロツク３の極性を制
御する必要がある。フレーム同期を取る過程でこ
のフレーム同期回路では、２分周クロツク３の極
性を制御し切換えるための保護時間をフレーム同
期引込時間以上に設定しているために、フレーム
同期を取るのに要する時間は極性を制御し切換え
た場合には、引込時間に保護時間を加えた時間が
かかり、引込時間に対して２倍以上長くなる欠点
があつた。
のタイムチヤートである。第２図ａはクロツク１
と高速デイジタル信号２とのタイムチヤート、第
２図ｂは２分周クロツク３の極性が「＋」の場合
における２分周クロツク３および信号４，５のタ
イムチヤート、第２図ｃは２分周クロツク３の極
性が「−」の場合における２分周クロツク３およ
び信号４，５のタイムチヤートである。第１図に
示すフレーム同期回路では、第２図のタイムチヤ
ートに示すように、２分周クロツク３は、初期状
態の違いにより、第２図ｂに示す極性が「＋」の
場合の２分周クロツク３と第２図ｃに示す極性が
「−」の場合の２分周クロツク３との二種類存在
し、しかも、２分周クロツク３により２列に変換
され変換器１０２より出力される二つの信号は、
２分周クロツクの極性が「＋」の場合には、第２
図ｂに示す信号４と信号５とになり、２分周クロ
ツクの極性が「−」の場合には、第２図ｃに示す
信号４と信号５とになり、まつたく逆転して入替
わる。そのためにフレーム同期パルス検出器１０
３でフレーム同期パターン（A1，A2，A3，A4）
が検出できるように２分周クロツク３の極性を制
御する必要がある。フレーム同期を取る過程でこ
のフレーム同期回路では、２分周クロツク３の極
性を制御し切換えるための保護時間をフレーム同
期引込時間以上に設定しているために、フレーム
同期を取るのに要する時間は極性を制御し切換え
た場合には、引込時間に保護時間を加えた時間が
かかり、引込時間に対して２倍以上長くなる欠点
があつた。
本発明は上記の欠点を解決し、高速デイジタル
信号に対してフレーム同期を取るために要する時
間が短いフレーム同期回路を提供することを目的
とする。
信号に対してフレーム同期を取るために要する時
間が短いフレーム同期回路を提供することを目的
とする。
本発明は、入力デイジタル信号に同期するクロ
ツクをＮ分周（Ｎは２以上の整数）するＮ分周器
と、上記デイジタル信号を入力し上記分周器から
のＮ分周クロツクによりＮ列の信号に変換する変
換器と、この変換器から出力されるＮ列の信号を
入力し上記Ｎ分周器からのＮ分周クロツクにより
フレーム同期パターンを検出するフレーム同期パ
ターン検出器とを備えたフレーム同期回路におい
て、 上記フレーム同期パターン検出器がＮ個並列に
設けられ、このＮ個のフレーム同期パターン検出
器は上記変換器から上記Ｎ分周クロツクの位相に
起因して出力されるＮ通りのパターンについてそ
れぞれ個別に同期パターンを検出する手段を備
え、上記Ｎ個のフレーム同期パターン検出器にそ
れぞれフレーム同期判定器が接続され、このいず
れか一つのフレーム同期判定器がフレーム同期パ
ルスを出力したときに同期状態であると判定する
手段を備えたことを特徴とする。
ツクをＮ分周（Ｎは２以上の整数）するＮ分周器
と、上記デイジタル信号を入力し上記分周器から
のＮ分周クロツクによりＮ列の信号に変換する変
換器と、この変換器から出力されるＮ列の信号を
入力し上記Ｎ分周器からのＮ分周クロツクにより
フレーム同期パターンを検出するフレーム同期パ
ターン検出器とを備えたフレーム同期回路におい
て、 上記フレーム同期パターン検出器がＮ個並列に
設けられ、このＮ個のフレーム同期パターン検出
器は上記変換器から上記Ｎ分周クロツクの位相に
起因して出力されるＮ通りのパターンについてそ
れぞれ個別に同期パターンを検出する手段を備
え、上記Ｎ個のフレーム同期パターン検出器にそ
れぞれフレーム同期判定器が接続され、このいず
れか一つのフレーム同期判定器がフレーム同期パ
ルスを出力したときに同期状態であると判定する
手段を備えたことを特徴とする。
Ｎ個のフレーム同期パターン検出器は、Ｎ分周
器の初期状態によつて生ずるＮ通りの位相の分周
クロツクによつて変換器から出力されるＮ通りの
パターンについて、それぞれ個別に同期パターン
を検出するように構成されている。
器の初期状態によつて生ずるＮ通りの位相の分周
クロツクによつて変換器から出力されるＮ通りの
パターンについて、それぞれ個別に同期パターン
を検出するように構成されている。
このフレーム同期パターン検出器のいずれか一
つがフレーム同期パターンを検出し、フレーム同
期パターン検出器に接続されるフレーム同期判定
器のいずれか一つがフレーム同期情報のパルスを
出力したときは、同期状態と判定する。
つがフレーム同期パターンを検出し、フレーム同
期パターン検出器に接続されるフレーム同期判定
器のいずれか一つがフレーム同期情報のパルスを
出力したときは、同期状態と判定する。
本発明の実施例について図面を参照して説明す
る。第３図において、図外よりクロツク１が２分
周器１０１に入力され、図外より高速デイジタル
信号２が変換器１０２に入力される。
る。第３図において、図外よりクロツク１が２分
周器１０１に入力され、図外より高速デイジタル
信号２が変換器１０２に入力される。
ここで本発明の特徴とするところは、一点鎖線
で囲むフレーム同期検出判定部分である。すなわ
ち、２分周器１０１から２分周クロツク３がフレ
ーム同期パターン検出器１０７，１０８およびフ
レーム同期判定器１０９，１１０に接続される。
変換器１０２から信号４および信号５が、それぞ
れ２分周クロツク３の極性が「＋」のときにフレ
ーム同期パターンを検出するフレーム同期パター
ン検出器１０７と２分周クロツク３の極性が
「−」のときにフレーム同期パターンを検出する
フレーム同期パターン検出器１０８に接続され
る。フレーム同期パターン検出器１０７からフレ
ーム同期パターン検出パルス９がフレーム同期判
定器１０９に接続され、フレーム同期パターン検
出器１０８からフレーム同期パターン検出パルス
１０がフレーム同期判定器１１０に接続される。
このフレーム同期判定器１０９，１１０の出力は
オア回路１１１を介してフレーム同期情報として
出力される。
で囲むフレーム同期検出判定部分である。すなわ
ち、２分周器１０１から２分周クロツク３がフレ
ーム同期パターン検出器１０７，１０８およびフ
レーム同期判定器１０９，１１０に接続される。
変換器１０２から信号４および信号５が、それぞ
れ２分周クロツク３の極性が「＋」のときにフレ
ーム同期パターンを検出するフレーム同期パター
ン検出器１０７と２分周クロツク３の極性が
「−」のときにフレーム同期パターンを検出する
フレーム同期パターン検出器１０８に接続され
る。フレーム同期パターン検出器１０７からフレ
ーム同期パターン検出パルス９がフレーム同期判
定器１０９に接続され、フレーム同期パターン検
出器１０８からフレーム同期パターン検出パルス
１０がフレーム同期判定器１１０に接続される。
このフレーム同期判定器１０９，１１０の出力は
オア回路１１１を介してフレーム同期情報として
出力される。
このような構成のフレーム同期回路の動作につ
いて説明する。
いて説明する。
第３図において、高速デイジタル信号２は初期
状態により極性の異なる２分周クロツク３により
変換器１０２により２列に変換される。いま、第
２図ｂに示すように、極性「＋」の２分周クロツ
ク３によつて第２図ａに示す高速デイジタル信号
２が２列に変換されれば、変換器１０２よりは第
２図ｂに示す信号４と信号５とが出力される。こ
のときには、フレーム同期パターン検出器１０７
ではフレーム同期パターン（A1，A2，A3，A4）
が検出できるが、フレーム同期パターン検出器１
０８ではフレーム同期パターンが検出できない。
状態により極性の異なる２分周クロツク３により
変換器１０２により２列に変換される。いま、第
２図ｂに示すように、極性「＋」の２分周クロツ
ク３によつて第２図ａに示す高速デイジタル信号
２が２列に変換されれば、変換器１０２よりは第
２図ｂに示す信号４と信号５とが出力される。こ
のときには、フレーム同期パターン検出器１０７
ではフレーム同期パターン（A1，A2，A3，A4）
が検出できるが、フレーム同期パターン検出器１
０８ではフレーム同期パターンが検出できない。
この結果フレーム同期判定器１１０はフレーム
同期パターン検出器１０８よりフレーム同期パタ
ーン検出パルス１０が出力されないので制御され
ないが、フレーム同期判定器１０９はフレーム同
期パターン検出器１０７よりフレーム同期パター
ン検出パルス９が出力されるので制御され、両フ
レーム同期判定器１０９，１１０の出力がオア回
路１１１を介しフレーム同期情報として取り出さ
れることにより、高速デイジタル信号２に対して
フレーム同期を取ることができる。逆に第２図ｃ
に示すように極性「−」の２分周クロツク３によ
つて第２図ａに示す高速デイジタル信号２が２列
に変換されれば、変換器１０２より第２図ｃに示
す信号４と信号５とが出力され、フレーム同期パ
ターン検出器１０８でフレーム同期パターン
（A1，A2，A3，A4）が検出できフレーム同期を
取ることができる。
同期パターン検出器１０８よりフレーム同期パタ
ーン検出パルス１０が出力されないので制御され
ないが、フレーム同期判定器１０９はフレーム同
期パターン検出器１０７よりフレーム同期パター
ン検出パルス９が出力されるので制御され、両フ
レーム同期判定器１０９，１１０の出力がオア回
路１１１を介しフレーム同期情報として取り出さ
れることにより、高速デイジタル信号２に対して
フレーム同期を取ることができる。逆に第２図ｃ
に示すように極性「−」の２分周クロツク３によ
つて第２図ａに示す高速デイジタル信号２が２列
に変換されれば、変換器１０２より第２図ｃに示
す信号４と信号５とが出力され、フレーム同期パ
ターン検出器１０８でフレーム同期パターン
（A1，A2，A3，A4）が検出できフレーム同期を
取ることができる。
なお、フレーム同期判定器１０９，１１０のフ
レーム同期情報の出力が正極性のパルスである場
合には、その出力はオア回路１１１を通して出力
するが、負極性パルスの場合には他のゲートを用
いればよい。
レーム同期情報の出力が正極性のパルスである場
合には、その出力はオア回路１１１を通して出力
するが、負極性パルスの場合には他のゲートを用
いればよい。
したがつて本発明では、フレーム同期を取る過
程で２分周クロツク３の極性を制御する必要がな
く、極性を制御し切換えるための保護時間を必要
としないので、フレーム同期を取るために要する
時間を短くすることができる。
程で２分周クロツク３の極性を制御する必要がな
く、極性を制御し切換えるための保護時間を必要
としないので、フレーム同期を取るために要する
時間を短くすることができる。
以上説明したように、本発明は、高速デイジタ
ル信号をＮ列に変換し、Ｎ個のフレーム同期パタ
ーン検出器といずれかが同期を検出するときに同
期状態であると判定するフレーム同期判定器とを
設けることにより、フレーム同期を取るために要
する時間を短くする優れた効果がある。
ル信号をＮ列に変換し、Ｎ個のフレーム同期パタ
ーン検出器といずれかが同期を検出するときに同
期状態であると判定するフレーム同期判定器とを
設けることにより、フレーム同期を取るために要
する時間を短くする優れた効果がある。
第１図は従来例フレーム同期回路のブロツク構
成図。第２図はその信号のタイムチヤート。第３
図は本発明一実施例フレーム同期回路のブロツク
構成図。 １……クロツク、２……高速度デイジタル信
号、３……２分周クロツク、４，５……信号、
６，９，１０……フレーム同期パターン検出パル
ス、７……フレーム同期情報、８……制御信号、
１０１……２分周回路、１０２……変換器、１０
３，１０７，１０８……フレーム同期パターン検
出器、１０４，１０９，１１０……フレーム同期
判定器、１０５……極性制御器。
成図。第２図はその信号のタイムチヤート。第３
図は本発明一実施例フレーム同期回路のブロツク
構成図。 １……クロツク、２……高速度デイジタル信
号、３……２分周クロツク、４，５……信号、
６，９，１０……フレーム同期パターン検出パル
ス、７……フレーム同期情報、８……制御信号、
１０１……２分周回路、１０２……変換器、１０
３，１０７，１０８……フレーム同期パターン検
出器、１０４，１０９，１１０……フレーム同期
判定器、１０５……極性制御器。
Claims (1)
- 【特許請求の範囲】 １ 入力デイジタル信号に同期するクロツクをＮ
分周（Ｎは２以上の整数）するＮ分周器と、 上記デイジタル信号を入力し上記Ｎ分周器から
のＮ分周クロツクによりＮ列の信号に変換する変
換器と、 この変換器から出力されるＮ列の信号を入力し
上記Ｎ分周器からＮ分周クロツクによりフレーム
同期パターンを検出するフレーム同期パターン検
出器と、 を備えたフレーム同期回路において、 上記フレーム同期パターン検出器がＮ個並列に
設けられ、 このＮ個のフレーム同期パターン検出器は上記
変換器から上記Ｎ分周クロツクの位相に起因して
出力されるＮ通りのパターンについてそれぞれ個
別に同期パターンを検出する手段を備え、 上記Ｎ個のフレーム同期パターン検出器にそれ
ぞれフレーム同期判定器が接続され、 このいずれか一つのフレーム同期判定器がフレ
ーム同器パルスを出力したときに同期状態である
と判定する手段を備えた ことを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025632A JPS60169251A (ja) | 1984-02-13 | 1984-02-13 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025632A JPS60169251A (ja) | 1984-02-13 | 1984-02-13 | フレ−ム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60169251A JPS60169251A (ja) | 1985-09-02 |
| JPH0315861B2 true JPH0315861B2 (ja) | 1991-03-04 |
Family
ID=12171235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025632A Granted JPS60169251A (ja) | 1984-02-13 | 1984-02-13 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60169251A (ja) |
-
1984
- 1984-02-13 JP JP59025632A patent/JPS60169251A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60169251A (ja) | 1985-09-02 |
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