JPH03160749A - リードフレームとその製造方法 - Google Patents
リードフレームとその製造方法Info
- Publication number
- JPH03160749A JPH03160749A JP1299605A JP29960589A JPH03160749A JP H03160749 A JPH03160749 A JP H03160749A JP 1299605 A JP1299605 A JP 1299605A JP 29960589 A JP29960589 A JP 29960589A JP H03160749 A JPH03160749 A JP H03160749A
- Authority
- JP
- Japan
- Prior art keywords
- tab
- inner lead
- periphery
- directions
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000000034 method Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000009413 insulation Methods 0.000 abstract description 4
- 239000004065 semiconductor Substances 0.000 abstract description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000010292 electrical insulation Methods 0.000 description 1
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体デバイスの組立てに使用するリードフ
レームの構造と製造方法に関する。
レームの構造と製造方法に関する。
第２図（ａ）． （ｂ）は従来のリードフレームの一例
を示す平面図、斜視図であり、図において１はインナー
リード、２はタブである。
を示す平面図、斜視図であり、図において１はインナー
リード、２はタブである。
リードフレームは、フラットフレームとタブ下げフレー
ムの２種類に大きく分類することができる。
ムの２種類に大きく分類することができる。
従来のタブ下げフレームは、フラットフレームをタブ下
げする構造が採られてきた。
げする構造が採られてきた。
フラットフレームでは、全方向のに各インナーリードと
タブを電気的に絶縁するために各インナーリードの先端
とタブの周辺の間に絶縁空間が設けられている。
タブを電気的に絶縁するために各インナーリードの先端
とタブの周辺の間に絶縁空間が設けられている。
この絶縁空間は、エッチングフレームにおいては溝によ
り、スタンピングフレームにおいてはスタンビングパン
チ幅により必然的にできるようになっている。
り、スタンピングフレームにおいてはスタンビングパン
チ幅により必然的にできるようになっている。
タブ下げは、フラットフレームパターンのパタニング後
に行なうか、バターニングと同時に行なう方法を採って
いる。
に行なうか、バターニングと同時に行なう方法を採って
いる。
半導体デバイスでは、機器のコンパクト化にともない、
外形寸法の縮小化が望まれる。このため、リードフレー
ムでは平面スペースの有効利用が望まれる。
外形寸法の縮小化が望まれる。このため、リードフレー
ムでは平面スペースの有効利用が望まれる。
タブ下げフレームでは各インナーリードとタブの間の電
気的絶縁は上下方向の間隔によって達成されるので、従
来のタブ下げフレームで設けられている各インナーリー
ドの先端とタブの周辺との間の平面上の絶縁空間は、絶
縁のための必要性がなくなり、平面スペースの有効利用
を下げるという問題があった。
気的絶縁は上下方向の間隔によって達成されるので、従
来のタブ下げフレームで設けられている各インナーリー
ドの先端とタブの周辺との間の平面上の絶縁空間は、絶
縁のための必要性がなくなり、平面スペースの有効利用
を下げるという問題があった。
本発明は上記の問題を解消するためになされたもので、
平面スペースの有効利用の点で優れたタブ下げフレーム
とその製造方法を提供することを目的とする。
平面スペースの有効利用の点で優れたタブ下げフレーム
とその製造方法を提供することを目的とする。
本発明のリードフレームは、上記目的を達戒するため、
全方向の各インナーリードの先端と下げタブの周辺との
間の平面方向の絶縁空間をなくしたもので、その製造方
法は、エッチング法かスタンピング法により一旦全方向
の各インナーリードの先端とタブの周辺とが連結したパ
ターンを製作し、該パターンの全方向の各インナーリー
ドとタブをタブの周辺に沿って切り離し、タブ下げして
製造する方法である。
全方向の各インナーリードの先端と下げタブの周辺との
間の平面方向の絶縁空間をなくしたもので、その製造方
法は、エッチング法かスタンピング法により一旦全方向
の各インナーリードの先端とタブの周辺とが連結したパ
ターンを製作し、該パターンの全方向の各インナーリー
ドとタブをタブの周辺に沿って切り離し、タブ下げして
製造する方法である。
第１図（ａ）， （ｂ）は本発明の一実施例を示す平面
図、斜視図であり、第１図（Ｃ）は第１図（ａ）， （
ｂ）に示す実施例の製造方法を示す斜視図である。
図、斜視図であり、第１図（Ｃ）は第１図（ａ）， （
ｂ）に示す実施例の製造方法を示す斜視図である。
図において１．２は第２図（ａ）， （ｂ）の同一符号
と同一または相当する部分を示す。
と同一または相当する部分を示す。
第１図（ａ）に示すように、平面図上では全方向の各イ
ンナーリード１の先端とタブ２の周辺との間に殆んど間
隔がなく、従来のものに比べ、タプ２の面積は破線の外
側部分だけ増えたことになる。
ンナーリード１の先端とタブ２の周辺との間に殆んど間
隔がなく、従来のものに比べ、タプ２の面積は破線の外
側部分だけ増えたことになる。
この部分は、従来の製造のエッチング法における溝、ス
タンビング法におけるパンチ幅に相当する。
タンビング法におけるパンチ幅に相当する。
タブ２全体が各インナーリード１の板厚以上の距離押し
下げられて、タブ２と各インナーリード１とが上下方向
の間隔により絶縁が保たれている。
下げられて、タブ２と各インナーリード１とが上下方向
の間隔により絶縁が保たれている。
上記構造にすると、外形パッケージ寸法一定の場合、従
来よりタブ面積を大きくすることができ、サイズの大き
いチップを搭載できる。または、同一サイズのチップに
対して、外形パッケージサイズを縮小できる。
来よりタブ面積を大きくすることができ、サイズの大き
いチップを搭載できる。または、同一サイズのチップに
対して、外形パッケージサイズを縮小できる。
製造は、エッチング法かスタンピング法により、一旦第
１図（Ｃ）に示すように全方向の各インナーリード１の
先端とタブ２の周辺とが連結したパターンを製作し、こ
のパターンの各インナーリード１とタブ２をタブ２の周
辺〔第１図（Ｃ）において破線で示す〕に沿って切り離
し、第１図（ロ）に示す構造にタブ下げをすればよい。
１図（Ｃ）に示すように全方向の各インナーリード１の
先端とタブ２の周辺とが連結したパターンを製作し、こ
のパターンの各インナーリード１とタブ２をタブ２の周
辺〔第１図（Ｃ）において破線で示す〕に沿って切り離
し、第１図（ロ）に示す構造にタブ下げをすればよい。
以上説明したとおり、本発明によれば、リードフレーム
の平面スペースの有効利用性が上り、半導体デハイスの
外形パッケージのシュリンク化に寄与する効果が大であ
る。
の平面スペースの有効利用性が上り、半導体デハイスの
外形パッケージのシュリンク化に寄与する効果が大であ
る。
第ｌ図（ａ）， （ｂ）は本発明の一実施例を示す平面
図、斜視図、第１図（Ｃ）は第ｌ図（ａ）， （ｂ）に
示す実施例の製造方法を示す斜視図、第２図（ａ），
（ｂ）は従来のリードフレームの一例を示す平面図、斜
視図である。 １・・・インナーリード、２・・・タブなお図中同一符
号は同一または相当する部分を示す。
図、斜視図、第１図（Ｃ）は第ｌ図（ａ）， （ｂ）に
示す実施例の製造方法を示す斜視図、第２図（ａ），
（ｂ）は従来のリードフレームの一例を示す平面図、斜
視図である。 １・・・インナーリード、２・・・タブなお図中同一符
号は同一または相当する部分を示す。
Claims (2)
- （１）平面図上では全方向の各インナーリードの先端と
下げタブの周辺との間には殆んど間隔がなく、全方向の
各インナーリードと下げタブとが上下方向の間隔により
絶縁された構造を特徴とするリードフレーム。 - （２）エッチング法かスタンピング法により一旦全方向
の各インナーリードの先端とタブの周辺とが連結したパ
ターンを製作し、該パターンの全方向の各インナーリー
ドとタブをタブの周辺に沿って切り離し、タブ下げして
製造することを特徴とするリードフレームの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299605A JPH03160749A (ja) | 1989-11-20 | 1989-11-20 | リードフレームとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299605A JPH03160749A (ja) | 1989-11-20 | 1989-11-20 | リードフレームとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160749A true JPH03160749A (ja) | 1991-07-10 |
Family
ID=17874800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299605A Pending JPH03160749A (ja) | 1989-11-20 | 1989-11-20 | リードフレームとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03160749A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0887850A3 (en) * | 1997-06-23 | 2001-05-02 | STMicroelectronics, Inc. | Lead-frame forming for improved thermal performance |
| JP2017059614A (ja) * | 2015-09-15 | 2017-03-23 | 株式会社東芝 | 半導体装置の製造方法、半導体装置、およびリードフレーム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261162A (ja) * | 1984-06-07 | 1985-12-24 | Toshiba Corp | 半導体装置 |
-
1989
- 1989-11-20 JP JP1299605A patent/JPH03160749A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261162A (ja) * | 1984-06-07 | 1985-12-24 | Toshiba Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0887850A3 (en) * | 1997-06-23 | 2001-05-02 | STMicroelectronics, Inc. | Lead-frame forming for improved thermal performance |
| US6586821B1 (en) | 1997-06-23 | 2003-07-01 | Stmicroelectronics, Inc. | Lead-frame forming for improved thermal performance |
| JP2017059614A (ja) * | 2015-09-15 | 2017-03-23 | 株式会社東芝 | 半導体装置の製造方法、半導体装置、およびリードフレーム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03160749A (ja) | リードフレームとその製造方法 | |
| EP0202477A3 (en) | Method of forming an electrical short circuit between adjoining regions in an insulated gate semiconductor device | |
| JPS6289360A (ja) | 電力用サイリスタ | |
| JPH0311761A (ja) | 半導体装置 | |
| JPS6254456A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPS6020942Y2 (ja) | 半導体装置 | |
| JPS61170057A (ja) | 縦型キヤパシタ− | |
| JPS61248456A (ja) | 混成集積回路装置及びそれに使用するリ−ドフレ−ム | |
| JPH0438063U (ja) | ||
| JPH0432761Y2 (ja) | ||
| JPS6190244U (ja) | ||
| JPS625650A (ja) | 半導体装置用リ−ドフレ−ム | |
| JPH0310556U (ja) | ||
| JPS61267333A (ja) | 半導体装置 | |
| JPS622772Y2 (ja) | ||
| JPH0226056A (ja) | 半導体装置 | |
| JPS6054342U (ja) | 半導体装置 | |
| JPS633461B2 (ja) | ||
| JPS59112944U (ja) | 集積回路 | |
| JPS62195174A (ja) | サイリスタ | |
| JPH0265264A (ja) | 半導体パッケージ | |
| JPS63291438A (ja) | 半導体装置 | |
| JPH02159750A (ja) | 半導体装置の製造方法 | |
| JPS6315546U (ja) | ||
| JPS63121402U (ja) |