JPH0467685A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ フローティングゲートを有する不揮発性半導体記憶装置
の製造方法に関し、 記憶セルであるＭＩＳＦＥＴのチャネルになる領域上に
フローティングゲートを位置合わせしてフォトリソグラ
フィーによって形成する必要をなくして、集積度を向上
することを目的とし、第１導電型の半導体基板上に、第
１絶縁膜を形成し、その上に電気的にフローティングの
第１ゲートを形成し、その上に第２絶縁層膜を形成し、
その上に外部電極を具える第２ゲートを形成し、該半導
体基板表面に、第１ゲートおよび第２ゲートをはさんで
対向する第１導電型とは逆の導電型領域からなるソース
およびドレインを形成し、ソースとドレインの間にチャ
ネル領域を形成する不揮発性半導体記憶装置の製造方法
において、第１絶縁膜を成長した後、その上に第１ゲー
トを形成する導電体を形成し、所定形状に整形した後、
該導電体がない部分にフィールド絶縁膜を厚く成長させ
ることにより、チャネル領域を自己整合的に形成するよ
う構成した。

〔産業上の利用分野〕

本発明は、フローティングゲートを有する不揮発性半導
体記憶装置の製造方法に関する。

近年、半導体記憶装置は１チツプ上に１Ｍビットから４
Ｍピントの記憶容量を持つようになってきたが、記憶容
量をさらに増大する要求はますます強くなっている。

一般的に、半導体記憶装置は価格低減のためそのチップ
サイズを小さ（することが要求されているが、不揮発性
半導体記憶装置も例外ではなく、高集積化のためにその
記憶単位である記憶セルを小面積化することが要求され
ている。

〔従来の技術〕

従来、不揮発性半導体記憶装置として、フローティング
ゲート（ＦＣ）と、これに容量結合するコントロールゲ
ート（ＣＣ）を有するＭＩＳＦＥＴ型のものが知られて
いる。

第２図は、不揮発性半導体記憶装置の１記憶セルの構成
図であり、（ａ）は上面図、（ｂ）はそのＡ−Ａ”線に
おける断面図、（ｃ）はそのＢ−Ｂ”線における断面図
である。

図において、１はＰ型シリコン基板、２はｎ型のソース
、３はｎ型のドレイン、４はチャネル、５は厚さ３００
人程変則ＳｉＯ□からなるゲート絶縁膜、６は厚さ７０
００人程度変則ｉＯ２からなるフィールド酸化膜、７は
ポリシリコンからなるフローティングゲート、８は厚さ
３００人程変則ＳｉＯ□等の絶縁膜、９はポリシリコン
からなるコントロールゲートである。

上記のようにこの不揮発性半導体記憶装置は、ｎチャネ
ルＭＩＳＦＥＴのゲートの下にフローティングゲートを
有する構造になっている。

この半導体記憶装置の動作はつぎのとおりである。

消去 この装置のフローティングゲート７に紫外線を照射する
と、ここに蓄積されていた電子が放出されて、フローテ
ィングゲートの電荷が０になる。

この状態でコントロールゲート９に適当な電圧を印加す
るとＭＩＳＦＥＴは導通状態になるが、これを、情報“
１′と定義する。

このように、すべての記憶セルの情報を“０”からパｌ
′”に変化することが消去である。

書き込み コントロールゲート９とドレイン３に高電圧を印加する
とＡＶＡＬＡＮＣＨＥ　　ＢＲＥＡＫ　　ＤＯＷＮが起
き、高エネルギを得た電子の一部がフローティングゲー
ト７に捕らえられ、ここに蓄積される。

この状態では、フローティングゲート７に負の電荷が蓄
積されるため、コントロールゲート９に適性な動作電圧
を印加してもＭＩＳＦＥＴは導遺しない。

これを情報“０″と定義する。

消去によってすべての記憶セルが“１′°であった状態
から、所定の記憶セルだけ′°０′′に変えることを書
き込みという。

つぎに、この半導体記憶装置の従来の製造方法について
説明する。

第３図は、従来の不揮発性半導体記憶装置の製造工程図
である。

この工程図を中心にして、その製造方法を説明する。

なお、この説明における工程の序数は第３図中の番号に
対応し、左の列の図はチャネルに直角方向の中央で切っ
た２つの記憶セルの断面図で、右の列の図は１つの記憶
セルのチャネルの方向にその中央で切った断面図である
。

第１工程 低不純物濃度のｐ型シリコン基板１１上に保護用のＳｉ
ｎ、膜１２を熱酸化成長させる。

第２工程 ＳｉＯ２膜１２膜上２Ｓｉ、Ｎ、膜１３を成長させる。

第３工程 Ｓ　ｉ３　Ｎ４膜１３にフォトレジスト（ＰＲ）１４を
塗布する。

第４工程 マスクにより、将来ＭＩＳＦＥＴのドレイン、チャネル
、ソースとなる領域（トランジスタ領域）に相当するフ
ォトレジスト１４が残るように、フォトレジストを露光
し現像する。

第５工程 上記のフォトレジスト１４によって、Ｓ１＊Ｎａ膜１３
を選択的にエツチングする。

第６エ程 ５ｉｉＮ４膜１３上のフォトレジスト１４を除去する。

第７エ程 フィールド酸化工程で、５ｊ３Ｎ４膜１３で覆われた領
域、すなわち、トランジスタ領域以外に厚いＳｉＯ□膜
１５を成長させる。この際に、Ｓｉ、Ｎ４膜１３の端部
にも酸素が回り込むため僅かに５ｉＯｚが成長し、その
部分をバーズビーク（鳥のくちばし）と呼んでいる。

第８工程 ５ｉｉＮ４膜１３を全て除去する。

第９工程 Ｓｉｎ、膜１３を薄く除去する。このため、ゲート領域
の酸化膜１２は消失する。

第１０工程 再度酸化して、良質なＳｉＯ□膜１６を成長させて、ゲ
ート絶縁膜とする。

第１１工程 第１ポリシリコン層１７を上面全体に成長させる。

第１２工程 全面にフォトレジスト１８を塗布する。

第１３工程 マスクにより、ＭＩＳＦＥＴのチャネルになる領域のフ
ォトレジスト１８が残るようにフォトレジストを露光し
、現像する。

このとき、ＭＩＳＦＥＴのチャネル領域を完全に第１ポ
リシリコン層１７が覆うようにするため位置合わせ余裕
が必要である。

第１４工程 残存したフォトレジスト１８により、局所的に第１ポリ
シリコン層１７をエツチングする。

第１５工程 フォトレジスト層１８を剥離する。

第１６エ程 酸化して、ＳｉＯ□膜１９を成長させる。

第１７エ程 第２ポリシリコン層２０を上面全体に成長させる。

第１８工程 上面全体にフォトレジスト２１を塗布する。

第１９工程 マスクにより、コントロールゲートとなる部分のみにフ
ォトレジスト２１が残るように露光し、現像する。

第２０工程 残存したフォトレジスト２１をマスクにして、第２ポリ
シリコン層２０と第１ポリシリコン層１７およびその間
のＳｉｎ、膜をエツチング除去する。

第２１工程 フォトレジスト２１を剥離する。

第２２工程 再度酸化して、第２ポリシリコン層２０の表面に酸化膜
２２を形成する。

第２３工程 選択的にＡｓ’″をイオン注入して、ソース２３とドレ
イン２４となるｎ型領域を形成する。

〔発明が解決しようとする課題〕

従来の製造方法においては、上記の第１３工程において
、マスクを用いてＭＩＳＦＥＴのチャネルになる領域以
外のフォトレジスト１８を露光して現像する際に、安全
に位置合わせをするための余裕が必要で、それだけ集積
度の低下を招くことになる。

本発明は、この位置合わせのための余裕を不要にし、集
積度を上げることを目的とするものである。

〔課題を解決するための手段〕

本発明にかかる、第１導電型の半導体基板上に、第１絶
縁膜を形成し、その上に電気的にフローティングの第１
ゲートを形成し、その上に第２絶縁層膜を形成し、その
上に外部電極を具える第２ゲートを形成し、該半導体基
板表面に、第１ゲートおよび第２ゲートをはさんで対向
する第１導電型とは逆の導電型領域からなるソースおよ
びドレインを形成し、ソースとドレインの間にチャネル
領域を形成する不揮発性半導体記憶装置の製造方法にお
いては、第１絶縁膜を成長した後、その上に第１ゲート
を形成する導電体を形成し、所定形状に整形した後、該
導電体がない部分にフィールド絶縁膜を厚く成長させる
ことにより、チャネル領域を自己整合的に形成すること
とした。

〔作用〕

第１絶縁膜を成長した後、その上に第１ゲートを形成す
る導電体を成長してフォトリソグラフィー技術等により
所定形状に整形した後、該導電体がない部分にフィール
ド絶縁膜を厚く成長させることにすると、自己整合的に
チャネル領域が形成され、マスクの位置合わせが不必要
となる。

〔実施例〕

以下、本発明の実施例の製造方法を図面に基づいて説明
する。

第１図は本発明の実施例の不揮発性半導体記憶装置製造
工程図である。

この工程図によって、本発明の実施例の製造方法を説明
する。

なお、第３図によって従来の製造方法を説明したときと
同様に、この説明における工程の序数は第１図中の番号
に対応し、左の列の図はチャネルと直角に中央で切った
２つの記憶セルの断面図であり、右の列の図は１つの記
憶セルのチャネルの方向にその中央で切った断面図であ
る。

第１工程 Ｐ型シリコン基板３１上にＳｉＯ□膜３２を成長させる
。

従来の製造方法の第１工程に相当するが、従来例では保
護用であったため膜質は問題にならなかったが、本実施
例では、これが後にゲート絶縁膜として使用されるから
、良好な酸化膜である必要がある。

第２工程 ５ｉｎ２膜３２上の全面にポリシリコン膜３３を成長さ
せる。

第３工程 ポリシリコン膜３３上にＳ　Ｉ　３　Ｎ４膜３４を成長
させる。

第４工程 Ｓｉ３Ｎｇ膜３４上にフォトレジスト層（ＰＲ）３５を
塗布する。

第５工程 マスクにより、フォトレジスト（ＰＲ）層３５を露光、
現像して、フォトレジスト（ＰＲ）層３５の、将来ＭＩ
ＳＦＥＴのトレイン、チャネル、ソースとなる領域、す
なわち、トランジスタ領域になる部分のみを残す。

第６エ程 残存したフォトレジスト（ＰＲ）層３５により、選択的
にＳ　］　：ｌ　Ｎ４膜３４とポリシリコン膜３３、Ｓ
ｉＯ□膜３２をエツチングする。

第７エ程 フォトレジスト（ＰＲ）層３５を剥離する。

第８工程 フィールド酸化工程で、Ｓｉ、Ｎ４膜３４で覆われた領
域、すなわち、トランジスタ領域以外に厚いＳｉｎ、膜
３６を成長させる。

この際に、Ｓｉ、Ｎ４膜３４の端部にも酸素が回り込む
ためその部分にも僅かにＳｉＯ２が成長する。

この部分は、その断面形状からバーズビーク（鳥のくち
ばし）と呼ばれている。

第９工程 Ｓｉ、Ｎ、膜３４をすヘテ除去し、５ｉｎ２膜３６を僅
かにエツチングする。

第１０工程 この工程以降は従来の製造方法として第３図において説
明した第１６エ程以降と同じである。

〔発明の効果〕

従来例の製造方法では、第１ゲートとなるポリシリコン
層をエツチングするためのフォトリソグラフイーにおけ
るマスクの位置合わせ余裕が、例えば０．５μｍ必要で
あった。

そのため、４Ｍビットの不揮発性半導体記憶装置の記憶
セルの大きさは２．６Ｘ２．６μｍ２であったが、本発
明によれば、その位置合わせ余裕が必要ないため、１．
６Ｘ２．６μｍ２となり、約６０％の面積の縮小が可能
である。

【図面の簡単な説明】

第１図（１）〜（９）は本発明の実施例の不揮発性半導
体記憶装置の製造工程図、第２図（ａ）、（ｂ）、（Ｃ
）は、不揮発性半導体記憶装置の１記憶セルの構成図、
第３図（１）〜（２３）は、従来の不揮発性半導体記憶
装置の製造工程図である。 ３１−・−Ｐ型シリコン基板、３２−３　ｉ　Ｏ□膜、
３３−ポリシリコン膜、３４−３　ｔ　３　Ｎ４膜、３
５フォトレジスト層（ＰＲ）　、３６−厚いＳｉＯ□膜 第１図（その２） 第１図（その１） 第３図（その１） 第３図（その２） ヌ 役 第３図（その３） ］］ 第３図（その４） 第３図（その５）

Claims (1)

【特許請求の範囲】
1. 第１導電型の半導体基板上に、第１絶縁膜を形成し、そ
   の上に電気的にフローティングの第１ゲートを形成し、
   その上に第２絶縁層膜を形成し、その上に外部電極を具
   える第２ゲートを形成し、該半導体基板表面に、第１ゲ
   ートおよび第２ゲートをはさんで対向する第１導電型と
   は逆の導電型領域からなるソースおよびドレインを形成
   し、ソースとドレインの間にチャネル領域を形成する不
   揮発性半導体記憶装置の製造方法において、第１絶縁膜
   を成長した後、その上に第１ゲートを形成する導電体を
   形成し、所定形状に整形した後、該導電体がない部分に
   フィールド絶縁膜を厚く成長させることにより、チャネ
   ル領域を自己整合的に形成することを特徴とする、不揮
   発性半導体記憶装置の製造方法。