JPH0316219A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0316219A JPH0316219A JP15189089A JP15189089A JPH0316219A JP H0316219 A JPH0316219 A JP H0316219A JP 15189089 A JP15189089 A JP 15189089A JP 15189089 A JP15189089 A JP 15189089A JP H0316219 A JPH0316219 A JP H0316219A
- Authority
- JP
- Japan
- Prior art keywords
- electrode wiring
- contact window
- wiring layer
- polycrystalline silicon
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000010410 layer Substances 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 239000011229 interlayer Substances 0.000 claims abstract description 9
- 238000009792 diffusion process Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 7
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims abstract description 3
- 150000001875 compounds Chemical class 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 17
- 229910052782 aluminium Inorganic materials 0.000 abstract description 17
- 238000005530 etching Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
- 239000010703 silicon Substances 0.000 abstract 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000008021 deposition Effects 0.000 abstract 1
- 238000007740 vapor deposition Methods 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分軒
本発明は、電極配線層と半導体基板中の拡散層のコンタ
クト部分での電極配線層の平坦化を図った半導体装置の
製造方法に関するものである。
クト部分での電極配線層の平坦化を図った半導体装置の
製造方法に関するものである。
従来の技術
従来、第２図に示す様に半導体基板２１の一生面上に層
間絶縁ＩＩ２３としてＢＩ’ＳＧを形威し（ｂ）、コン
タクト窓２４を開孔した後（ｅ）、その上に蒸着等によ
り第１アルミ配線層２５を形威している（ｄ）。
間絶縁ＩＩ２３としてＢＩ’ＳＧを形威し（ｂ）、コン
タクト窓２４を開孔した後（ｅ）、その上に蒸着等によ
り第１アルミ配線層２５を形威している（ｄ）。
発明が解決しようとする課題
しかしながら従来、第２図に示す様に電極配線として使
われているアルミ配線層は蒸着により形成されるため、
段差のあるコンタクト窓では底部の中央部で厚くなる部
分２７と底部の周辺部の角で薄くなる部分２６とが存在
する。その為、電極配線抵抗が高くなったり、時には周
辺部の角で配線が断線することも見られる。又、コンタ
クト窓付近で半導体装置の段差が大きくなるなどの問題
があった。
われているアルミ配線層は蒸着により形成されるため、
段差のあるコンタクト窓では底部の中央部で厚くなる部
分２７と底部の周辺部の角で薄くなる部分２６とが存在
する。その為、電極配線抵抗が高くなったり、時には周
辺部の角で配線が断線することも見られる。又、コンタ
クト窓付近で半導体装置の段差が大きくなるなどの問題
があった。
本発明はかかる点に鑑み、コンタクト窓の電極配線層の
平坦化を図り、電極配線抵抗を低減することができる半
導体装置の製造方法を提供せんとするものである。
平坦化を図り、電極配線抵抗を低減することができる半
導体装置の製造方法を提供せんとするものである。
課題を解決するための手段
本発明は前記目的を達成するために、半導体基板上に眉
間絶縁膜を被着する工程と、前記層間絶縁膜にコンタク
ト窓を開孔する工程と、前記コンタクト窓部分に露出し
た前記半導体基板の拡散層上に第１の電極配線層を被着
する工程と、コンタクト窓部分で前記第１の電極配線層
の凹部に減圧ＣＶＤ及びエッチバックにより多結晶シリ
コン、又はｍ族とＶ族の化合物、又はＩＩ族とＶＩ族の
化合物を埋め込む工程と、前記第１の電極配線層及びコ
ンタクト窓の凹部に埋め込んだ多結晶シリコン上に第２
の電極配線層を被着する工程を特徴とする半導体装置の
製造方法である。
間絶縁膜を被着する工程と、前記層間絶縁膜にコンタク
ト窓を開孔する工程と、前記コンタクト窓部分に露出し
た前記半導体基板の拡散層上に第１の電極配線層を被着
する工程と、コンタクト窓部分で前記第１の電極配線層
の凹部に減圧ＣＶＤ及びエッチバックにより多結晶シリ
コン、又はｍ族とＶ族の化合物、又はＩＩ族とＶＩ族の
化合物を埋め込む工程と、前記第１の電極配線層及びコ
ンタクト窓の凹部に埋め込んだ多結晶シリコン上に第２
の電極配線層を被着する工程を特徴とする半導体装置の
製造方法である。
作用
この半導体装置の製造方法によって、コンタクト窓の電
極配線層の平坦化が図られるとともに、電極配線抵抗を
低減することができる。
極配線層の平坦化が図られるとともに、電極配線抵抗を
低減することができる。
又、コンタクト窓底部での第１の電極配線の断線は、埋
め込まれた多結晶シリコンあるいは化合物さらには上部
の第２の電極配線層によって救済される。
め込まれた多結晶シリコンあるいは化合物さらには上部
の第２の電極配線層によって救済される。
実施例
以下に、第１図を参照にして本発明の半導体装置の製造
方法について詳しく説り［する。
方法について詳しく説り［する。
第１図は本発明の半導体装置に於ける一実施例のコンタ
クト部分を示す断面図である。
クト部分を示す断面図である。
半導体基板１１上に層間絶縁膜１３としてＢＰＳＧを形
威し（ｂ）、エッチングにより所定の個所にコンタクト
窓１４を開孔した後（Ｃ）、前記コンタクト窓部分に露
出した前記半導体基板の拡散層領域ｌ２上に蒸着等によ
り第１のアルミ電極配線Ｍ１５を被着し（ｄ）、前記第
１のアルミ電極配線層１５の上部に多結晶シリコン１８
を減圧ＣＶＤにより被着した後（ｅ）、レジスト１９を
塗布し（ｆ）、エッチバックにより第１のアルミ電極配
線層１５の凹部以外の多結晶シリコンを除去し凹部にの
み多結晶シリコン１８を残して埋め込んで平坦化した後
（ｇ）、前記第１のアルミ電極配線層１５及びコンタク
トの凹部に埋め込んだ多結晶シリコン１８上に第２の電
極配線層２０を被着する（荀。
威し（ｂ）、エッチングにより所定の個所にコンタクト
窓１４を開孔した後（Ｃ）、前記コンタクト窓部分に露
出した前記半導体基板の拡散層領域ｌ２上に蒸着等によ
り第１のアルミ電極配線Ｍ１５を被着し（ｄ）、前記第
１のアルミ電極配線層１５の上部に多結晶シリコン１８
を減圧ＣＶＤにより被着した後（ｅ）、レジスト１９を
塗布し（ｆ）、エッチバックにより第１のアルミ電極配
線層１５の凹部以外の多結晶シリコンを除去し凹部にの
み多結晶シリコン１８を残して埋め込んで平坦化した後
（ｇ）、前記第１のアルミ電極配線層１５及びコンタク
トの凹部に埋め込んだ多結晶シリコン１８上に第２の電
極配線層２０を被着する（荀。
以上のように本実施例によれば、コンタクト窓底部での
第１のアルミ配線層１５が断線しても、凹部の多結晶シ
リコン及び上部の第２のアルミ配線層２０によって救済
される。なお、実施例ではコンタクト窓凹部に導電性の
多結晶シリコンを埋め込んだが元素周期律表での■族と
Ｖ族の化合物又はＩＩ族とＶＩ族の化合物を埋め込んで
もよい。
第１のアルミ配線層１５が断線しても、凹部の多結晶シ
リコン及び上部の第２のアルミ配線層２０によって救済
される。なお、実施例ではコンタクト窓凹部に導電性の
多結晶シリコンを埋め込んだが元素周期律表での■族と
Ｖ族の化合物又はＩＩ族とＶＩ族の化合物を埋め込んで
もよい。
発明の効果
本発明の半導体装置の製造方法によれば、コンタクト窓
において第ｌの電極配線層の上に多結晶シリコンを埋め
込んで平坦化を図ることにより、電極配線抵抗を低減す
るとともに、断線もなくすことができる。この結果、電
極配線層の信頼性を向上させることができる。
において第ｌの電極配線層の上に多結晶シリコンを埋め
込んで平坦化を図ることにより、電極配線抵抗を低減す
るとともに、断線もなくすことができる。この結果、電
極配線層の信頼性を向上させることができる。
第１図は本発明の一実施例にかかる半導体装置のコンタ
クト部分を示す断面図、第２図は従来の半導体装置のコ
ンタクト部分を示す断面図である。 ｌ１・・・・・・半導体基板、１２・・・・・・拡散層
領域、１３・・・・・・層間絶縁膜、ｌ４・・・・・・
コンタクト窓、１５・・・・・・第１アルミ配線層、１
６・・・・・・コンタクト周辺部の角でアルミ配線が薄
くなっている部分、１７・・・・・・コンタクト中央部
でアルミ配線が厚くなる部分、１８・・・・・・多結晶
シリコン、１９・・・・・・レジスト、２０・・・・・
・第２アルミ配線層、２１・・・・・・半導体基板、２
２・・・・・・拡散層領域、２３・・・・・・層間絶縁
膜、２４・・・・・・コンタクト窓、２５・・・・・・
アルミ配線層、２６・・・・・・コンタクト周辺部の角
でアルミ配線が薄くなっている部分、２７・・・・・・
コンタクト中央部でアルミ配線が厚くなる部分。
クト部分を示す断面図、第２図は従来の半導体装置のコ
ンタクト部分を示す断面図である。 ｌ１・・・・・・半導体基板、１２・・・・・・拡散層
領域、１３・・・・・・層間絶縁膜、ｌ４・・・・・・
コンタクト窓、１５・・・・・・第１アルミ配線層、１
６・・・・・・コンタクト周辺部の角でアルミ配線が薄
くなっている部分、１７・・・・・・コンタクト中央部
でアルミ配線が厚くなる部分、１８・・・・・・多結晶
シリコン、１９・・・・・・レジスト、２０・・・・・
・第２アルミ配線層、２１・・・・・・半導体基板、２
２・・・・・・拡散層領域、２３・・・・・・層間絶縁
膜、２４・・・・・・コンタクト窓、２５・・・・・・
アルミ配線層、２６・・・・・・コンタクト周辺部の角
でアルミ配線が薄くなっている部分、２７・・・・・・
コンタクト中央部でアルミ配線が厚くなる部分。
Claims (3)
- （１）半導体基板上に層間絶縁膜を被着する工程と、前
記層間絶縁膜にコンタクト窓を開孔する工程と、前記コ
ンタクト窓部分に露出した前記半導体基板の拡散層領域
上に第１の電極配線層を被着する工程と、コンタクト窓
部分で前記第１の電極配線層の凹部に減圧ＣＶＤ及びエ
ッチバックにより多結晶シリコンを埋め込む工程をを特
徴とする半導体装置の製造方法。 - （２）前記第１の電極配線層及び多結晶シリコンを埋め
込んだコンタクト窓上に第２の電極配線層を被着する工
程を特徴とする請求項１記載の半導体装置の製造方法。 - （３）前記コンタクト窓に多結晶シリコンの代わりに元
素周期律表でのIII族とＶ族の化合物又はII族とVI族の
化合物を埋め込むことを特徴とする請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15189089A JPH0316219A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15189089A JPH0316219A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316219A true JPH0316219A (ja) | 1991-01-24 |
Family
ID=15528442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15189089A Pending JPH0316219A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6722928B1 (en) | 1996-09-20 | 2004-04-20 | Molex Incorporated | Press-fit pin for use in a printed circuit board |
-
1989
- 1989-06-14 JP JP15189089A patent/JPH0316219A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6722928B1 (en) | 1996-09-20 | 2004-04-20 | Molex Incorporated | Press-fit pin for use in a printed circuit board |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5926732A (en) | Method of making a semiconductor device | |
| US5834365A (en) | Method of forming a bonding pad | |
| CN1341960A (zh) | 导电连线的制造方法 | |
| US6121146A (en) | Method for forming contact plugs of a semiconductor device | |
| KR20010103606A (ko) | 기판의 피처내의 캡슐화된 금속 구조물 및금속-절연체-금속 캐패시터와 그들의 제조방법 | |
| JP2001517374A (ja) | 半導体基板内の分離溝に隣接するコンタクト用開口の形成方法 | |
| US6734561B2 (en) | Semiconductor device and a method of producing the same | |
| GB2338106A (en) | A contact of a semiconductor device | |
| JPH0316220A (ja) | 半導体装置の製造方法 | |
| US6365521B1 (en) | Passivation for tight metal geometry | |
| EP1006583A1 (en) | Ferroelectric memory device and method for manufacturing same | |
| JPH0316219A (ja) | 半導体装置の製造方法 | |
| KR100295054B1 (ko) | 다층금속배선을갖는반도체소자및그제조방법 | |
| US4884121A (en) | Semiconductor device | |
| JPH03166729A (ja) | 半導体装置の製造方法 | |
| JPH11512877A (ja) | 化学機械研磨のためのキャップされた中間層誘電体 | |
| JPH0793353B2 (ja) | 半導体装置の製造方法 | |
| JPH0316218A (ja) | 半導体装置の製造方法 | |
| KR100260522B1 (ko) | 반도체소자의콘택홀매립방법 | |
| JP3063165B2 (ja) | 半導体装置及びその製造方法 | |
| US6323540B1 (en) | Semiconductor processing method of forming a contact opening to a region adjacent a field isolation mass, and a semiconductor structure | |
| JPH1070098A (ja) | 平坦化方法 | |
| JPH10308445A (ja) | 半導体装置及びその製造方法 | |
| JPH02174164A (ja) | 半導体装置 | |
| KR100271426B1 (ko) | 반도체소자의콘택형성방법 |