JPH0611654Y2

JPH0611654Y2 - タイマ回路

Info

Publication number: JPH0611654Y2
Application number: JP1990091677U
Authority: JP
Inventors: 誠山口
Original assignee: サンクス株式会社
Priority date: 1990-08-31
Filing date: 1990-08-31
Publication date: 1994-03-23
Anticipated expiration: 2004-03-23
Also published as: JPH0448721U

Description

【考案の詳細な説明】［考案の目的］（産業上の利用分野）本考案は、コンデンサを備えた時定数回路と二値化ゲー
ト回路との組合わせによって遅延動作を行わせるように
したタイマ回路に関する。

（従来の技術）この種のタイマ回路は、高価な専用のタイマ用ＩＣを使
用せずとも、例えばインバータゲートＩＣにＣＲ回路を
外付けするだけで構成できるので、安価に構成できると
いう利点がある。その従来例を第１１図に示す。図中、
１，２はＣＭＯＳインバータゲート回路（以下単に「イ
ンバータゲート」という）、３はコンデンサ４および抵
抗５からなる時定数回路である。

周知の通り、上記各インバータゲート１，２は入力電圧
に応じて２値のうちのいずれかの電圧を出力する二値化
ゲート回路であり、入力電圧が同回路固有のスレッショ
ルド電圧を越えると「Ｌ」の出力信号を出力し、入力電
圧がそのスレッショルド電圧以下の時には「Ｈ」の出力
信号を出力する。従って、いま、インバータゲート１へ
の入力電圧が第１２図（Ａ）に示すように「Ｈ」から
「Ｌ」に変化したとすると、その出力信号は同図（Ｂ）
に示すように逆に「Ｌ」から「Ｈ」に変化し、積分回路
３のコンデンサ４が抵抗５を介して充電され始める。こ
のため、コンデンサ４の積分電圧値は同図（Ｃ）に示す
ように指数関数的に上昇する。そして、その値がこの積
分電圧値を受けるインバータゲート２のスレッショルド
電圧Ｖ_THを越えるようになったところで、そのインバー
タゲート２の出力電圧が同図（Ｄ）に示すように「Ｈ」
から「Ｌ」に変化する。従って、インバータゲート１へ
の入力電圧が変化した時点と、インバータゲート２の出
力電圧が変化した時点との時間差がこのタイマ回路によ
って得られる遅延時間Ｔｄである。

（考案が解決しようとする課題）ところで、上記インバータゲート１，２等によって代表
される二値化ゲート回路のスレッショルド電圧は、一般
に電源電圧の半分（ＶDD／２）といわれている。しか
し、素子メーカーの規格値では０．２ＶDD〜０．７ＶDD
の範囲で許容されているから、実際に一般的に入手され
るＩＣではその範囲でスレッショルド電圧がばらつくこ
とを覚悟しなければならない。

しかるに、このようなスレッショルド電圧のばらつき
は、上記従来回路では、直ちに遅延時間Ｔｄのばらつき
を意味する。即ち第１２図（Ｃ）から明らかなように、
スレッショルド電圧が一点鎖線に示すように低くなれば
遅延時間Ｔｄが短くなり、二点鎖線に示すように高くな
れば遅延時間Ｔｄが長くなる。ちなみに、スレッショル
ド電圧が０．２ＶDD〜０．７ＶDDの範囲でばらついた場
合において遅延時間Ｔｄのばらつきを計算すると、スレ
ッショルド電圧がＶDD／２である場合の遅延時間をＴ
_1/2とすると、０．２ＶDDの場合には、．３２Ｔ_1/2とな
り、０．７ＶDDの場合には１．７４Ｔ_1/2となり、両者
を比較すると５倍以上もの差がある。

そこで、本考案の目的は、二値化デート回路のスレッシ
ョルド電圧のばらつきがあっても、遅延時間のばらつき
を極力抑えることができるタイマ回路を提供するにあ
る。

［考案の構成］（課題を解決するための手段）本考案のタイマ回路は、コンデンサを備えた時定数回路
と、入力電圧に応じて２値のうちのいずれかの電圧を出
力する出力用の二値化ゲート回路とを備え、コンデンサ
の端子電圧に応じた二値化ゲート回路への入力電圧がそ
のスレッショルド電圧を越えて変化したときにその二値
化回路から信号を出力するようにしたものにおいて、入
力信号が変化した時に複数の互いに異なる値の電圧を同
時に出力する電圧変換回路と、入力電圧に応じて２値の
うちのいずれかの電圧を出力しその入力側が前記電圧変
換回路の各出力電圧を受けるように接続されると共にそ
の出力側が時定数回路のコンデンサに対し充電または放
電回路を構成するように接続された時定数回路用の複数
の二値化ゲート回路とを有すると共に、前記時定数回路
用および出力用の各二値化ゲート回路は同一の半導体チ
ップに構成したところに特徴を有する。

（作用）上記構成としたタイマ回路への入力電圧が変化すると、
電圧変換回路から複数の互いに異なる値の電圧が同時に
出力され、それらの各出力電圧に対応した電圧が夫々時
定数回路用の二値化ゲート回路の入力に与えられる。す
ると、時定数回路用の各二値化ゲート回路はその電圧に
応じて２値のうちのいずれかの電圧を出力して時定数回
路のコンデンサを充電または放電させる。そして、この
コンデンサの端子電圧が出力用の二値化ゲート回路のス
レッショルド電圧を越えて変化するようになると、その
出力用の二値化ゲート回路から信号が出力される。

ところで、同一の半導体チップに構成された各二値化ゲ
ート回路は、それぞれのスレッショルド電圧が略等しく
なることが経験的に知られている。

従って、上記手段の構成では、出力用の二値化ゲート回
路のスレッショルド電圧が例えば高い場合には、時定数
回路用の各二値化ゲート回路のそれも同様に高い。例え
ば時定数回路用の二値化ゲート回路がインバータゲート
であって且つこれによってコンデンサに充電する場合、
各二値化ゲート回路のスレッショルド電圧が高いという
ことは、より多くの二値化ゲート回路が時定数回路のコ
ンデンサの充電に寄与することを意味する。従って、こ
の場合にはコンデンサの端子電圧は早期に立上がること
になる。このため、出力用の二値化ゲート回路のスレッ
ショルド電圧も高いため、コンデンサの端子電圧が比較
的高くならない限りその二値化ゲート回路から信号が出
力されないという事情のもとでも、出力用の二値化ゲー
ト回路から信号が出力される時期が遅れることはない。

（実施例）［１］第１実施例第１図ないし第５図を参照して説明する。

第１図において一点鎖線で区切った部分は電圧変換回路
１１を構成する。これは図示の通りに接続したＮＰＮ形
の入力トランジスタ１２と、この入力トランジスタ１２
のコレクタと電源電圧ＶDDラインとの間に直列接続した
３個の分圧抵抗１３〜１５とから構成されている。この
電圧変換回路１１の各分圧抵抗１３〜１５の接続点
Ａ_１，Ａ_２，Ａ_３は、入力トランジスタ１２のベースの
入力信号がローレベルである場合にはそのトランジスタ
１２がオフ状態にあるから、全て電源電圧ＶDDに等し
い。しかし、入力信号がローレベルからハイレベルに変
化すると、入力トランジスタ１２がオン状態に転ずるか
ら、各接続点Ａ_１，Ａ_２，Ａ_３には互いに異なる３種類
の値の電圧Ｖ_１，Ｖ_２，Ｖ_３が出力される。これら各電
圧は、次式に表す関係にある。

ＶDD＞Ｖ_１＞Ｖ_２＞Ｖ_３≒０一方、同図において二点鎖線で区切った部分は時定数回
路１６を構成する。これは積分用のコンデンサ１７、３
個の充電抵抗１８〜２０、各充電抵抗１８〜２０に夫々
直列接続したダイオード２１〜２３および放電抵抗２４
を図示の通りに接続してなる。

上記時定数回路１６のためには二値化ゲート回路に相当
する第１ないし第３のインバータゲート回路２５〜２７
が設けられている。インバータゲート回路２５〜２７の
各入力端子は前記電圧変換回路１１の各接続点Ａ_１，Ａ
_２，Ａ_３に夫々接続され、出力端子は前記時定数回路１
６の３個の充電抵抗１８〜２０に夫々接続され、もって
このインバータゲート回路２５〜２７によってコンデン
サ１７に対する充電回路が構成されるようになってい
る。

また、コンデンサ１７の正側の端子は出力用の二値化ゲ
ート回路に相当するインバータゲート回路２８の入力端
子に接続され、そのインバータゲート回路２８の出力端
子がこのタイマ回路の出力端子となっている。そして、
上記した４個の各インバータゲート回路２５〜２８は、
共にＣＭＯＳ形のもので、且つ同一の半導体チップに構
成された同一パッケージのＩＣである。なお、図示はし
ないが、同パッケージのＩＣには計６個のＣＭＯＳイン
バータゲート回路が収納され、上記したもの以外の残り
２個のインバータゲート回路は他の回路構成部分に利用
されている。

次に上記構成の作用について第２図及び第３図も参照し
て説明する。

入力信号がローレベルにあるとき、入力トランジスタ１
２のコレクタ電位はハイレベル（電源電圧ＶDD）にある
から、各インバータゲート回路２５〜２７の出力はロー
レベルにあり、従って時定数回路１６のコンデンサ１７
は放電状態にある。この後、時刻ｔ_０において入力信号
がローレベルからハイレベルに変化したとすると、入力
トランジスタ１２のコレクタ電位は第２図（Ｂ）に示す
ように入力信号とは逆に変化してローレベルに反転する
から、電圧変換回路１１の各接続点Ａ_１，Ａ_２，Ａ_３に
は互いに異なる３種類の値の電圧Ｖ_１，Ｖ_２，Ｖ_３が出
力される。

ここで、仮に各インバータゲート回路２５〜２７のスレ
ッショルド電圧が電圧Ｖ_２とＶ_３との間（Ｖ_２＞Ｖ_TH1
＞Ｖ_３）にあったとすると（各インバータゲート回路２
５〜２７は同一の半導体チップに構成されているから夫
々のスレッショルド電圧は略等しい）、第１および第２
のインバータゲート回路２５，２６の各出力端子はロー
レベルで、第３のインバータゲート回路２７の出力端子
のみがハイレベルになる（第２図（Ｇ）（Ｅ）参照）。
このため、コンデンサ１７は充電抵抗２０及び放電抵抗
２４の並列回路を介して電源に接続された形になり、そ
の抵抗２０，２４を介して充電電流が流れ込むから、コ
ンデンサ１７の端子電圧は第２図（Ｈ）に示すように指
数関数的に上昇する。そして、その端子電圧が出力用の
インバータゲート回路２８のスレッショルド電圧Ｖ_TH1
を越えて上昇するようになると、同図（Ｉ）に示すよう
に、そのインバータゲート回路２８の出力端子がローレ
ベルに反転する（時刻ｔ_１）。ここに示した時刻ｔ_０か
ら時刻ｔ_１までの時間差ｔ_d1がこのタイマ回路により得
られる遅延時間である。

ところで、既述したようにインバータゲート回路のスレ
ッショルド電圧は一般にＶDD／２であるといわれている
が、実際にはＶDD／２を中心に製品毎にばらつきがあ
る。しかし本実施例によれば、スレッショルド電圧のば
らつきがあっても、それに起因する遅延時間のばらつき
を小さく抑えることができる。これを次に説明する。

先の説明では、各インバータゲート回路２５〜２８のス
レッショルド電圧Ｖ_TH1が電圧Ｖ_３とＶ_２との間にあっ
たと仮定した（Ｖ_２＞Ｖ_TH1＞Ｖ_３）。そこで、今度は
スレッショルド電圧がより高く、電圧Ｖ_２とＶ_１との間
にあったと仮定する（Ｖ_１＞Ｖ_TH2＞Ｖ_２）。この場合
には、コンデンサ１７の端子電圧の上昇曲線が第２図
（Ｈ）に示すものと同一ならば、スレッショルド電圧Ｖ
_TH2が高い分、遅延時間が長くなることが予想される。

しかし、インバータゲート回路２５〜２７のスレッショ
ルド電圧Ｖ_THもＶ_１＞Ｖ_TH2＞Ｖ_２であるこの場合に
は、第２および第３の２つのインバータゲート回路２
６，２７の出力端子が共にハイレベル（電源電圧ＶDD）
に反転する。このため時定数回路１６のコンデンサ１７
は、２つの充電抵抗１９，２０及び放電抵抗２４を並列
に介して電源ラインに接続された形になり、先の例の場
合に比較して充電回路の合成抵抗が小さくなるので、よ
り大きな充電電流が流れ込むことになる。この結果、コ
ンデンサ１７の端子電圧は、第３図に一点鎖線で示すよ
うに、先の例の場合（同図に実線にて示す）よりも早く
立上がることになるから、出力用のインバータゲート回
路２８のスレッショルド電圧Ｖ_TH2も高いという事情が
あっても、遅延時間は長くならず、先の例の遅延時間ｔ
_d1に近い値となる。また、各インバータゲート回路２５
〜２８のスレッショルド電圧Ｖ_THがより高いため、Ｖ_TH
＞Ｖ_１である場合には、３つのインバータゲート回路２
５〜２７の各出力端子が共にハイレベルに反転すること
になるから、コンデンサ１７の端子電圧は一層早く立上
がることになり、出力用のインバータゲート回路２８の
スレッショルド電圧Ｖ_THが高いにもかかわらず、遅延時
間は長くならない。この結果、各インバータゲート回路
２５〜２８のスレッショルド電圧が製品によってどの様
な値にばらついていたとしても、略同等な遅延時間を得
ることができる。

なお、インバータゲート回路のスレッショルド電圧のば
らつきは、第４図に示すように、 0.2ＶDDと0.7ＶDDとの間で0.5ＶDDを中心とした正規分
布を呈すると考えられる。従って、スレッショルド電圧
が0.2ＶDDと0.5ＶDDとの中間である0.35ＶDDの場合と、
0.5ＶDDと0.7ＶDDとの中間である0.6ＶDDである場合と
の遅延時間がスレッショルド電圧が0.5ＶDDの場合の遅
延時間と等しくなるように設計することが最も望まし
い。このように設計した場合の遅延時間の分布を計算す
ると第５図に実線で示すようになり、遅延時間のばらつ
きが＋３４％〜−４７％の範囲に抑えされることが明ら
かになった。因みに、第１１図に示した従来回路では、
そのばらつきは第５図に破線で示したように＋７３％〜
−７８％の範囲に及ぶものであった。

［２］第２実施例第６図に示す通りの回路構成で、第１実施例と相違する
点は二値化ゲート回路としてシュミットインバータゲー
ト回路３１〜３４を使用したところにある。この場合に
は電圧変換回路１１にコンデンサ３５を設けることが好
ましい。その他の点は第１実施例と同一であるので、同
一機能部分に同一符号を付して説明を省略する。上記コ
ンデンサ３５の意義はトランジスタ１２への入力信号が
第７図（Ａ）に示すようにローレベルからハイレベルに
変化したとき、特に接続点Ａ_１，Ａ_２の電圧Ｖ_１，Ｖ_２
を同図（Ｃ），（Ｄ）に示すように一度完全にグランド
レベルまで落としてから正規の分圧電圧に上昇させるこ
とにより、ヒステリシス特性を有するシュミットインバ
ータゲート回路３１〜３４の誤動作を防ぐにことある。

［３］その他の実施例上記各実施例では、時定数回路様の二値化ゲート回路が
コンデンサに対して充電回路を構成するようにしたが、
これに限らず第８図に示す第３実施例のように、二値化
ゲート回路たるインバータゲート回路４１〜４３がコン
デンサ１７に対して放電回路を構成するようにしてもよ
い。この構成で、４４はインバータゲート回路４１〜４
３と同一の半導体チップに形成したインバータゲート回
路、４５〜４７は放電抵抗、４８は充電抵抗、４９はバ
ッファ回路である。

また、二値化ゲート回路としてインバータゲート回路を
使用するに限らず、第９図に示す第４実施例のように、
バッファ回路５１〜５４を利用してもよい。その他の構
成部分は第１実施例と同一であるから、同一機能部分に
は第１実施例と同一符号を付して説明を省略する。

その他、本考案は二値化ゲート回路として、アンドゲー
ト、ナンドゲート、オアゲート或いはノアゲートの各回
路を第１０図に示すように接続して使用したり、第１図
に示した入力トランジスタ１２をインバータゲート回路
にて構成する等、要旨を逸脱しない範囲内で種々変更し
て実施できる。

［考案の効果］以上述べたように、本考案のタイマ回路によれば、二値
化ゲート回路のスレッショルド電圧のばらつきがあって
も、遅延時間のばらつきを極力抑えることができるとい
う実用上優れた効果を奏する。

【図面の簡単な説明】

第１図ないし第５図は本考案の第１実施例を示し、第１
図は回路図、第２図は各部の電圧波形図、第３図はイン
バータゲート回路が第２図とは異なるスレッショルド電
圧を有する場合の各部の電圧波形図、第４図はスレッシ
ョルド電圧の分布を示す図、第５図はスレッショルド電
圧と遅延時間との関係を示すグラフである。第６図及び
第７図は本考案の第２実施例を示す第１図及び第２図相
当図、第８図及び第９図は本考案の第３及び第４の各実
施例をそれぞれ示す第１図相当図、第１０図は２入力形
のゲート回路を二値化ゲート回路として利用する例を示
す回路図である。第１１図は従来のタイマ回路を示す回
路図、第１２図は第１１図の回路における各部の電圧波
形図である。１１は電圧変換回路、１６は時定数回路、１７はコンデ
ンサ、１８〜２０は充電抵抗、２４は放電抵抗、２５〜
２７はインバータゲート回路（時定数回路用の二値化ゲ
ート回路）、２８はインバータゲート回路（出力用の二
値化ゲート回路）、３１〜３４はシュミットインバータ
ゲート回路（二値化ゲート回路）、４１〜４４はインバ
ータゲート回路（二値化ゲート回路）、５１〜５４はバ
ッファ回路（二値化ゲート回路）である。

Claims

【実用新案登録請求の範囲】

【請求項１】コンデンサを備えた時定数回路と、入力電
圧に応じて２値のうちのいずれかの電圧を出力する出力
用の二値化ゲート回路とを備え、前記コンデンサの端子
電圧に応じた前記二値化ゲート回路への入力電圧がその
スレッショルド電圧を越えて変化したときにその二値化
回路から信号を出力するようにしたものにおいて、入力
信号が変化した時に複数の互いに異なる値の電圧を同時
に出力する電圧変換回路と、入力電圧に応じて２値のう
ちのいずれかの電圧を出力しその入力側が前記電圧変換
回路の各出力電圧を受けるように接続されると共にその
出力側が前記時定数回路のコンデンサに対し充電または
放電回路を構成するように接続された時定数回路用の複
数の二値化ゲート回路とを有すると共に、前記時定数回
路用および出力用の各二値化ゲート回路は同一の半導体
チップに構成されたものであることを特徴とするタイマ
回路。