JPH03169034A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03169034A JPH03169034A JP1310289A JP31028989A JPH03169034A JP H03169034 A JPH03169034 A JP H03169034A JP 1310289 A JP1310289 A JP 1310289A JP 31028989 A JP31028989 A JP 31028989A JP H03169034 A JPH03169034 A JP H03169034A
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- Japan
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- silicon oxide
- oxide film
- silicon
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/019—Manufacture or treatment of bond pads
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、１ｃ極パッドを有する集積回路等の半導体装
置に関するものである． ［従来の技術］ 典型的な半導体集積回路装置は、第４図に示すように半
導体基板１上に絶縁ＷＡ２を介して１！極バッド３を有
する．電極バッ３はワイヤボンディング等によって外部
接続するためのボンディングバッドであって、絶縁ｗＡ
２上の配線導？ｋ（図示せず）よりも幅広即ち大面積に
形成されている．［発明が解決しようとする課題］ ところで、電極バッド３と半導体基板１との間には必然
的に静電容量Ｃが存在する．この静電容量Ｃは半導体装
置の高周波性能を阻害する．例えば、トランジスタのコ
レクタを半導体基板１の表面に引き出すために半導体基
板１の全体に低抵抗の埋込層４が設けられている場合に
は、複数の電極パッド３の内の入力電極パッドと出力電
極パッドとがｔ＠バッド３と半導体基板１との間の静電
容量と基板抵抗と埋込層４の抵抗とから成る回路で電気
的に結合され、高周波成分の入力から出力への抜けが生
じ、出力信号の劣化が生じる．なお、埋込層４が全面に
形成されていない場合であっても、電極パッド３の静電
容量に基づく回路素子又は別の＠極バッドとの間の電気
的結合関係が生じ、高周波特性の劣化が生じる． 電極バッド３の静電容量Ｃは次式で示すことができる． Ｃ＝εＳ／ｄ ただし、εは絶縁１１１ｉ２の誘電率、Ｓは電極パッド
３の面積、ｄは電極パッド３の厚さである，この式から
明らかなように、静電容量Ｃを小さくするためには、ε
を小さくする方法とＳを小さくする方法とｄを大きくす
る方法との３通りが考えられる．ところが、εを小さく
するには、半導体装置製作において現在広く使われてい
る物質以外の物質を探し出さなければならず困難である
．また、電極パッド３上にワイヤボンディングすること
から、電極パッドにはある程度の面積が必要であり、Ｓ
を小さくすることは限界に達している．以上のことから
、絶縁ＷＡ２の厚さｄを厚くする方法が最も容易である
．しかし、半導体装置の製造においては、初めに半導体
基板上全面に絶縁膜を形成し、次に、絶縁膜を選択的に
除去してトランジスタ等のデバイスを製作しなければな
らない．従って、初めに形或する絶縁膜が厚過ぎると、
技術的にトランジスタ等の回路素子の製作が困難となる
．また、絶縁膜が厚くなることによって段差部が増大し
、段差部において配線切れが生じる恐れもある．以上の
ような理由から、回路素子を形成するために半導体基板
１の全面に形成する絶縁膜２の厚さは１μｍ程度が限界
であり、これを電極バッド３と半導体基板１との間の絶
縁あるいは複数の電極パッド３の相互間の絶縁に使用す
ると、必然的に電極パッド３における静電容量が大きく
なった。
置に関するものである． ［従来の技術］ 典型的な半導体集積回路装置は、第４図に示すように半
導体基板１上に絶縁ＷＡ２を介して１！極バッド３を有
する．電極バッ３はワイヤボンディング等によって外部
接続するためのボンディングバッドであって、絶縁ｗＡ
２上の配線導？ｋ（図示せず）よりも幅広即ち大面積に
形成されている．［発明が解決しようとする課題］ ところで、電極バッド３と半導体基板１との間には必然
的に静電容量Ｃが存在する．この静電容量Ｃは半導体装
置の高周波性能を阻害する．例えば、トランジスタのコ
レクタを半導体基板１の表面に引き出すために半導体基
板１の全体に低抵抗の埋込層４が設けられている場合に
は、複数の電極パッド３の内の入力電極パッドと出力電
極パッドとがｔ＠バッド３と半導体基板１との間の静電
容量と基板抵抗と埋込層４の抵抗とから成る回路で電気
的に結合され、高周波成分の入力から出力への抜けが生
じ、出力信号の劣化が生じる．なお、埋込層４が全面に
形成されていない場合であっても、電極パッド３の静電
容量に基づく回路素子又は別の＠極バッドとの間の電気
的結合関係が生じ、高周波特性の劣化が生じる． 電極バッド３の静電容量Ｃは次式で示すことができる． Ｃ＝εＳ／ｄ ただし、εは絶縁１１１ｉ２の誘電率、Ｓは電極パッド
３の面積、ｄは電極パッド３の厚さである，この式から
明らかなように、静電容量Ｃを小さくするためには、ε
を小さくする方法とＳを小さくする方法とｄを大きくす
る方法との３通りが考えられる．ところが、εを小さく
するには、半導体装置製作において現在広く使われてい
る物質以外の物質を探し出さなければならず困難である
．また、電極パッド３上にワイヤボンディングすること
から、電極パッドにはある程度の面積が必要であり、Ｓ
を小さくすることは限界に達している．以上のことから
、絶縁ＷＡ２の厚さｄを厚くする方法が最も容易である
．しかし、半導体装置の製造においては、初めに半導体
基板上全面に絶縁膜を形成し、次に、絶縁膜を選択的に
除去してトランジスタ等のデバイスを製作しなければな
らない．従って、初めに形或する絶縁膜が厚過ぎると、
技術的にトランジスタ等の回路素子の製作が困難となる
．また、絶縁膜が厚くなることによって段差部が増大し
、段差部において配線切れが生じる恐れもある．以上の
ような理由から、回路素子を形成するために半導体基板
１の全面に形成する絶縁膜２の厚さは１μｍ程度が限界
であり、これを電極バッド３と半導体基板１との間の絶
縁あるいは複数の電極パッド３の相互間の絶縁に使用す
ると、必然的に電極パッド３における静電容量が大きく
なった。
そこで、本発明の目的は、回路素子を良好に形成するこ
とができると共に電極パッドの静電容量を低減すること
ができる半導体装置を提供することにある。
とができると共に電極パッドの静電容量を低減すること
ができる半導体装置を提供することにある。
［課題を解決するための手段］
上記目的を達成するための本発明は、半導体基板と、前
記半導体基板上に設けられている絶縁膜と、前記絶縁股
上に設けられている電極パッドとを有する半導体装置に
おいて、前記絶縁膜が厚い部分と薄い部分とを有し、前
記電極パッドが前記厚い部分の上に設けられている半導
体装置に係わるものである． ［作用］ 本発明においては、電極パッドの下の絶縁膜の厚さが厚
いので、ここのＵ電容量が小さくなり、高周波信号が電
極パッドと半導体基板との間の静電容量を介して他に影
響することが少なくなる．［第１の実施例］ 次に、第１図（Ａ）〜（Ｈ）を参照して本発明の第１の
実施例に係わる半導体装置（集積回路〉の製造方法を説
明する． まず、第１図（Ａ）に示すようにシリコン基板１１の全
表面を薄く酸化してシリコン酸化ｖ１２を形或する。
記半導体基板上に設けられている絶縁膜と、前記絶縁股
上に設けられている電極パッドとを有する半導体装置に
おいて、前記絶縁膜が厚い部分と薄い部分とを有し、前
記電極パッドが前記厚い部分の上に設けられている半導
体装置に係わるものである． ［作用］ 本発明においては、電極パッドの下の絶縁膜の厚さが厚
いので、ここのＵ電容量が小さくなり、高周波信号が電
極パッドと半導体基板との間の静電容量を介して他に影
響することが少なくなる．［第１の実施例］ 次に、第１図（Ａ）〜（Ｈ）を参照して本発明の第１の
実施例に係わる半導体装置（集積回路〉の製造方法を説
明する． まず、第１図（Ａ）に示すようにシリコン基板１１の全
表面を薄く酸化してシリコン酸化ｖ１２を形或する。
次に、第１図（Ｂ）に示すようにシリコン酸化８１２の
上にシリコン窒化［１３をデポジットする． 次に、第１図（Ｃ）に示すように、レジスト１４をマス
クとして電極パッド形成予定部のシリコン窒化［１３を
エッチングで除去して開口１５を形成し、しかる後、第
１図（Ｄ）に示すように、レジスト１４を除去する． 次に、第１図（Ｅ）に示すように、シリコン窒化ＷＡ１
３をマスクとしてｆ４ ［ｉパッド形成予定部即ち開口
ｌ５内を熱酸化法で選択酸化して２μｍ程度の厚さの厚
いシリコン酸化膜部分１２ａを得る．この時、シリコン
基板１１の内部に向っても酸化が進む．従・つて、厚い
シリコン酸化膜部分１２ａの膜厚が元の薄いシリコン酸
化膜１２から或る薄い部分１２ｂの膜厚の例えば２＠に
なっても、この厚くなった分のすべてがシリコン酸化膜
１２の薄い部分！２ｂから突出せずに、ほぼ半分だけ突
出する。
上にシリコン窒化［１３をデポジットする． 次に、第１図（Ｃ）に示すように、レジスト１４をマス
クとして電極パッド形成予定部のシリコン窒化［１３を
エッチングで除去して開口１５を形成し、しかる後、第
１図（Ｄ）に示すように、レジスト１４を除去する． 次に、第１図（Ｅ）に示すように、シリコン窒化ＷＡ１
３をマスクとしてｆ４ ［ｉパッド形成予定部即ち開口
ｌ５内を熱酸化法で選択酸化して２μｍ程度の厚さの厚
いシリコン酸化膜部分１２ａを得る．この時、シリコン
基板１１の内部に向っても酸化が進む．従・つて、厚い
シリコン酸化膜部分１２ａの膜厚が元の薄いシリコン酸
化膜１２から或る薄い部分１２ｂの膜厚の例えば２＠に
なっても、この厚くなった分のすべてがシリコン酸化膜
１２の薄い部分！２ｂから突出せずに、ほぼ半分だけ突
出する。
次に、シリコン窒化膜１３を除去し、第１図（Ｆ）に示
すようにシリコン酸化膜１２の厚い部分１２ａ及び薄い
部分１２ｂを露出させる。
すようにシリコン酸化膜１２の厚い部分１２ａ及び薄い
部分１２ｂを露出させる。
次に、フィールド酸化を行って厚い部分１２ａと薄い部
分１２ｂとを更に厚くする． 次に、シリコン酸化［１２の薄い部分１２ｂに対応する
領域に回路素子（図示せず）を作り、しかる後、第１図
（Ｈ）に示すようにシリコン酸化ＩＩ！１２の厚い部分
１２ａの上にワイヤボンディング用の電極バッド１６を
形或する．この電極バッド１６は、回路素子における配
線導体（図示せず）よりも幅広｛大面積｝に形成する． 本実施例は次の利点を有する。
分１２ｂとを更に厚くする． 次に、シリコン酸化［１２の薄い部分１２ｂに対応する
領域に回路素子（図示せず）を作り、しかる後、第１図
（Ｈ）に示すようにシリコン酸化ＩＩ！１２の厚い部分
１２ａの上にワイヤボンディング用の電極バッド１６を
形或する．この電極バッド１６は、回路素子における配
線導体（図示せず）よりも幅広｛大面積｝に形成する． 本実施例は次の利点を有する。
（１） 電極パッド１６の下にシリコン酸化膜１２の厚
い部分１２ａが存在しているので、電極バッド１６と基
板１１との間の静電容量が小さくなり、電極パッド１６
と別の電極パッド又は回路素子との相互干渉が少なくな
る．従って高周波特性の良い半導体装置を提供すること
ができる。特に、第４図に示したように埋込層４が設け
られている場合には、入力電極パッドから出力電極パッ
ドへの高周波成分の抜けが少なくなる．（２） 電極パ
ッド１６の下部にシリコン酸化膜１２の厚い部分１２ａ
を設けても、他の部分（回路素子形或部分）はシリコン
酸化ＰＩＡ１２の薄い部分１２ｂとなっているので、こ
の薄い部分１２ｂを使用して従来と同様な精度で回路素
子を作り込むことができる． （３） シリコン酸化膜１２の厚い部分１２ａにおける
一部がシリコン基板１１の内部方向に延びているので、
厚くなった分のすべてが薄い部分１２ｂから突出しない
。従って、厚い部分１２ａに基づく段差がさほど大きく
ならず、配線導体の信頼性の低下を防ぐことができる。
い部分１２ａが存在しているので、電極バッド１６と基
板１１との間の静電容量が小さくなり、電極パッド１６
と別の電極パッド又は回路素子との相互干渉が少なくな
る．従って高周波特性の良い半導体装置を提供すること
ができる。特に、第４図に示したように埋込層４が設け
られている場合には、入力電極パッドから出力電極パッ
ドへの高周波成分の抜けが少なくなる．（２） 電極パ
ッド１６の下部にシリコン酸化膜１２の厚い部分１２ａ
を設けても、他の部分（回路素子形或部分）はシリコン
酸化ＰＩＡ１２の薄い部分１２ｂとなっているので、こ
の薄い部分１２ｂを使用して従来と同様な精度で回路素
子を作り込むことができる． （３） シリコン酸化膜１２の厚い部分１２ａにおける
一部がシリコン基板１１の内部方向に延びているので、
厚くなった分のすべてが薄い部分１２ｂから突出しない
。従って、厚い部分１２ａに基づく段差がさほど大きく
ならず、配線導体の信頼性の低下を防ぐことができる。
［第２の実施例］
第２図（Ａ）〜（．Ｊ）は本発明の第２の実施例に係わ
る半導体装置の製造方法を工程順に示す。
る半導体装置の製造方法を工程順に示す。
まず、第２図（Ａ）に示すようにシリコン基板１１の全
表面上に薄いシリコン酸化ｐＡ１２を形成する． 次に、第２図（Ｂ）に示すように、シリコン酸化１１２
の上にシリコン窒化膜１３をデポジットする。
表面上に薄いシリコン酸化ｐＡ１２を形成する． 次に、第２図（Ｂ）に示すように、シリコン酸化１１２
の上にシリコン窒化膜１３をデポジットする。
次に、第２図（Ｃ）に示すようにレジスト１４をマスク
として電極パッド形成予定部のシリコン酸化膜１２とシ
リコン窒化膜１３とをエッチングで除去して開口１５ａ
、１５ｂをそれぞれ形成する． 次に、レジスト１４を除去して第２図（Ｄ）に示すよう
にシリコン酸化膜１２とシリコン窒化膜１３とから成る
マスクを残存させる。
として電極パッド形成予定部のシリコン酸化膜１２とシ
リコン窒化膜１３とをエッチングで除去して開口１５ａ
、１５ｂをそれぞれ形成する． 次に、レジスト１４を除去して第２図（Ｄ）に示すよう
にシリコン酸化膜１２とシリコン窒化膜１３とから成る
マスクを残存させる。
次に、第２図（Ｅ）に示すように、シリコン酸化膜１２
とシリコン窒化膜１３とをマスクとしてシリコン基板１
１を約１μｍ垂直にエッチングして凹部１１ａを形戒す
る． 次に、シリコン窒化［１３をマスクとしてシリコン基板
１１の凹部１１ａを熱酸化法で選択的に酸化して厚さ約
２μｍのシリコン酸化膜の厚い部分１２ａを得る．シリ
コン酸化膜はシリコン基板１ｌの内部と外部との両方に
或長するので、凹部１１ａがシリコン酸化物で埋められ
る。従って、シリコン酸化膜１２の厚い部分１２ａは薄
い部分１２ｂよりも突出せずにシリコン基板１１内に突
出する． 次に、第２図（Ｇ）に示すようにシリコン窒化膜１３を
除去してシリコン酸化ＷＡ１２を露出させる． 次に、第２図（Ｈ）に示すようにシリコン酸化［１２の
薄い部分１２ｂをエッチングで除去する．この時、厚い
部分１２ａの表面もエッチングされるので、シリコン基
板１１の表面は平坦になる。
とシリコン窒化膜１３とをマスクとしてシリコン基板１
１を約１μｍ垂直にエッチングして凹部１１ａを形戒す
る． 次に、シリコン窒化［１３をマスクとしてシリコン基板
１１の凹部１１ａを熱酸化法で選択的に酸化して厚さ約
２μｍのシリコン酸化膜の厚い部分１２ａを得る．シリ
コン酸化膜はシリコン基板１ｌの内部と外部との両方に
或長するので、凹部１１ａがシリコン酸化物で埋められ
る。従って、シリコン酸化膜１２の厚い部分１２ａは薄
い部分１２ｂよりも突出せずにシリコン基板１１内に突
出する． 次に、第２図（Ｇ）に示すようにシリコン窒化膜１３を
除去してシリコン酸化ＷＡ１２を露出させる． 次に、第２図（Ｈ）に示すようにシリコン酸化［１２の
薄い部分１２ｂをエッチングで除去する．この時、厚い
部分１２ａの表面もエッチングされるので、シリコン基
板１１の表面は平坦になる。
次に、フィールド酸化を行ってシリコン基板１１の表面
に薄いシリコン酸化Ｍ１２′を形成する。
に薄いシリコン酸化Ｍ１２′を形成する。
この時、厚い部分１２ａのシリコン酸化膜も或長ずるの
で、厚い部分１２ａの表面と薄い部分１２Ｃの表面との
間に段差が生じない。
で、厚い部分１２ａの表面と薄い部分１２Ｃの表面との
間に段差が生じない。
次に、薄い部分１２ｃの領域にこれを使用して回路素子
（図示せず）を形戒する．しかる後、第２図（Ｊ）に示
すようにシリコン酸化膜１２′の厚い部分１２ａの上に
電極バッド１６を形成する．本実施例によれば、厚い部
分１２ａを有するにも拘らずシリコン酸化膜１２′の表
面に段差が実質的に生じないので、第１の実施例よりも
配線の信頼性が向上する。なお、本実施例は第１の実施
例と同一の作用効果も勿論有する。
（図示せず）を形戒する．しかる後、第２図（Ｊ）に示
すようにシリコン酸化膜１２′の厚い部分１２ａの上に
電極バッド１６を形成する．本実施例によれば、厚い部
分１２ａを有するにも拘らずシリコン酸化膜１２′の表
面に段差が実質的に生じないので、第１の実施例よりも
配線の信頼性が向上する。なお、本実施例は第１の実施
例と同一の作用効果も勿論有する。
［第３の実施例］
第３図（Ａ）〜（Ｅ）に示す第３の実施例による製造方
法では、まず、第３図（Ａ）に示すようにシリコン基板
．１１の上にＣＶＤ法によって厚さ約２μｍのシリコン
酸化膜１２をデポジットする．次に、第３図（Ｂ）に示
すようにレジスト１４をマスクとして電極パッド形戒予
定部以外のシリコン酸化膜１２をエッチングで除去し、
その後、第３図（Ｃ）に示すようにレジスト１４を除去
して電極パッド形成予定部にシリコン酸化膜１２を残存
させる． 次に、フィールド酸化によって第３図（Ｄ）に示すよう
にシリコン酸化膜１２′を形成する．これにより、厚い
部分１２ａと薄い部分１２ｂとを有するシリコン酸化膜
１２′を得ることができる．次に、シリコン酸化ＷＡ１
２′の薄い部分１２ｂの領域にトランジスタ等の回路素
子（図示せず）を通常の方法で形戒し、また、厚い部分
１２ａの上に第３図（Ｈ）に示すように電極パッド１６
を形成する． 本実施例は少ない工程数で厚い部分１２ａを形或するこ
とができるという利点を有する．［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである． （１） 半導体基板１１はシリコン以外の半導体であっ
てもよい。
法では、まず、第３図（Ａ）に示すようにシリコン基板
．１１の上にＣＶＤ法によって厚さ約２μｍのシリコン
酸化膜１２をデポジットする．次に、第３図（Ｂ）に示
すようにレジスト１４をマスクとして電極パッド形戒予
定部以外のシリコン酸化膜１２をエッチングで除去し、
その後、第３図（Ｃ）に示すようにレジスト１４を除去
して電極パッド形成予定部にシリコン酸化膜１２を残存
させる． 次に、フィールド酸化によって第３図（Ｄ）に示すよう
にシリコン酸化膜１２′を形成する．これにより、厚い
部分１２ａと薄い部分１２ｂとを有するシリコン酸化膜
１２′を得ることができる．次に、シリコン酸化ＷＡ１
２′の薄い部分１２ｂの領域にトランジスタ等の回路素
子（図示せず）を通常の方法で形戒し、また、厚い部分
１２ａの上に第３図（Ｈ）に示すように電極パッド１６
を形成する． 本実施例は少ない工程数で厚い部分１２ａを形或するこ
とができるという利点を有する．［変形例］ 本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである． （１） 半導体基板１１はシリコン以外の半導体であっ
てもよい。
（２〉 シリコン酸化膜１２、１２′の代りに他の絶縁
物の膜を形成してもよい。また、絶縁膜を多層構造にし
てもよい． （３） 絶縁膜を悲酸化やＣＶＤ以外の方法で形成して
もよい． ｛４｝ 電極バッド１６の下部のみでなく、例えば複数
の電極パッドの相互間にも絶縁膜の厚い部分１２ａを設
けてもよい。
物の膜を形成してもよい。また、絶縁膜を多層構造にし
てもよい． （３） 絶縁膜を悲酸化やＣＶＤ以外の方法で形成して
もよい． ｛４｝ 電極バッド１６の下部のみでなく、例えば複数
の電極パッドの相互間にも絶縁膜の厚い部分１２ａを設
けてもよい。
（５〉 バイボーラトランジスタ、絶縁ゲート型ＦＥＴ
等の種々の回路素子を含む半導体装置に適用可能である
． （６） 第４図に示すように埋込層４を有する集積回路
に本発明は特に有効であるが、勿論、埋込層４の無い集
積回路にも適用可能である．［発明の効果］ 以上説明したように、本発明によれば、半導体装置にお
いて全く不要な電極パッドと半導体基板との間の静電容
量を小さくして半導体装置の高周波特性を向上させるこ
とができる．
等の種々の回路素子を含む半導体装置に適用可能である
． （６） 第４図に示すように埋込層４を有する集積回路
に本発明は特に有効であるが、勿論、埋込層４の無い集
積回路にも適用可能である．［発明の効果］ 以上説明したように、本発明によれば、半導体装置にお
いて全く不要な電極パッドと半導体基板との間の静電容
量を小さくして半導体装置の高周波特性を向上させるこ
とができる．
第１図（Ａ）〜（Ｈ）は本発明の第１の実施例の半導体
装置を製造工程順に示す断面図、第２図（Ａ）〜（Ｊ）
は本発明の第２の実施例の半導体装置を製造工程順に示
す断面図、第３図（Ａ）〜（Ｅ）は本発明の第３の実施
例の半導体装置を製造工程順に示す断面図、第４図は従
来の半導体装置を示す断面図である．１１・・・シリコ
ン基板、１２・・・シリコン酸化膜、１２ａ・・・厚い
部分、１２ｂ・・・薄い部分、１６・・・電極パッド．
装置を製造工程順に示す断面図、第２図（Ａ）〜（Ｊ）
は本発明の第２の実施例の半導体装置を製造工程順に示
す断面図、第３図（Ａ）〜（Ｅ）は本発明の第３の実施
例の半導体装置を製造工程順に示す断面図、第４図は従
来の半導体装置を示す断面図である．１１・・・シリコ
ン基板、１２・・・シリコン酸化膜、１２ａ・・・厚い
部分、１２ｂ・・・薄い部分、１６・・・電極パッド．
Claims (1)
- 【特許請求の範囲】 半導体基板と、前記半導体基板上に設けられている絶縁
膜と、前記絶縁膜上に設けられている電極パッドとを有
する半導体装置において、 前記絶縁膜が厚い部分と薄い部分とを有し、前記電極パ
ッドが前記厚い部分の上に設けられていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310289A JPH03169034A (ja) | 1989-11-28 | 1989-11-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1310289A JPH03169034A (ja) | 1989-11-28 | 1989-11-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03169034A true JPH03169034A (ja) | 1991-07-22 |
Family
ID=18003431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1310289A Pending JPH03169034A (ja) | 1989-11-28 | 1989-11-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03169034A (ja) |
-
1989
- 1989-11-28 JP JP1310289A patent/JPH03169034A/ja active Pending
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