JPH03171741A - ＧａＡｓＦＥＴの製造方法 - Google Patents
ＧａＡｓＦＥＴの製造方法Info
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- JPH03171741A JPH03171741A JP1309179A JP30917989A JPH03171741A JP H03171741 A JPH03171741 A JP H03171741A JP 1309179 A JP1309179 A JP 1309179A JP 30917989 A JP30917989 A JP 30917989A JP H03171741 A JPH03171741 A JP H03171741A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロ波帯の高い周波数帯域でも低雑音特
性を発揮するためにゲート長を短くした高周波、低雑音
増幅用のＧａＡｓＦＥＴの製造方法に関する． 〔従来の技術〕 ＧａＡｓの表面には、シリコンの表面のように、酸素中
で加熱処理し、丈夫な酸化物を形成することができない
ため、ＭＯＳ形ゲートを形成することができなく、Ｇａ
ＡｓＦＥＴは表面障壁型（ショットキー形障壁）ゲート
構造を採る． 第２図は従来のゲート長が０．２５μ階のＧａＡｓＦＥ
Ｔの製造方法の一例を示す。
性を発揮するためにゲート長を短くした高周波、低雑音
増幅用のＧａＡｓＦＥＴの製造方法に関する． 〔従来の技術〕 ＧａＡｓの表面には、シリコンの表面のように、酸素中
で加熱処理し、丈夫な酸化物を形成することができない
ため、ＭＯＳ形ゲートを形成することができなく、Ｇａ
ＡｓＦＥＴは表面障壁型（ショットキー形障壁）ゲート
構造を採る． 第２図は従来のゲート長が０．２５μ階のＧａＡｓＦＥ
Ｔの製造方法の一例を示す。
まず、ＧａＡｓ動作層にバンチスルー防止用の層形成の
ためのイオン注入を行ない、ＧａＡｓ動作層１にソース
電極２・ドレイン電極３形成〔図（ａ）〕後、電子線露
光技術を用い、２段階露光により、開口部において下の
部分が０．２５μ階幅で上の部分が幅のより広い２段階
構造のレジスト層１４を形成し（図（ｂ））、このレジ
スト層ｌ４をマスクにリセスエッチングを行ない〔図（
Ｃ）） （リセス横造を採らないものもある）、次に
、真上から第１層のゲートメタル７を蒸着し、第１層の
ゲートメタル７の上に第２層のゲートメタル８を蒸着す
る〔図（ｄ））．レジスト層ｌ４の表面に蒸着されたゲ
ートメタル７と該ゲートメタル７上に蒸着されたゲート
メタル８は、リセス開口底６表面に蒸着されたゲートメ
タル７と該ゲートメタル７上に蒸着されたゲートメタル
８からリフトオフされ、レジスト層ｌ４を除去すると、
ゲート部分以外の蒸着メタルが除去され、ゲートが形成
される。
ためのイオン注入を行ない、ＧａＡｓ動作層１にソース
電極２・ドレイン電極３形成〔図（ａ）〕後、電子線露
光技術を用い、２段階露光により、開口部において下の
部分が０．２５μ階幅で上の部分が幅のより広い２段階
構造のレジスト層１４を形成し（図（ｂ））、このレジ
スト層ｌ４をマスクにリセスエッチングを行ない〔図（
Ｃ）） （リセス横造を採らないものもある）、次に
、真上から第１層のゲートメタル７を蒸着し、第１層の
ゲートメタル７の上に第２層のゲートメタル８を蒸着す
る〔図（ｄ））．レジスト層ｌ４の表面に蒸着されたゲ
ートメタル７と該ゲートメタル７上に蒸着されたゲート
メタル８は、リセス開口底６表面に蒸着されたゲートメ
タル７と該ゲートメタル７上に蒸着されたゲートメタル
８からリフトオフされ、レジスト層ｌ４を除去すると、
ゲート部分以外の蒸着メタルが除去され、ゲートが形成
される。
従来の上記の製造方法では、０．２５μ−幅の開口部を
持つレジスト層パターンを形戒するため非常に高価な電
子線露光装置が必要であり、電子線露光装置を用いるた
め、バッチ処理ができない。
持つレジスト層パターンを形戒するため非常に高価な電
子線露光装置が必要であり、電子線露光装置を用いるた
め、バッチ処理ができない。
そのうえ、リセスエッチングでできるレジスト層１４の
庇とリセス開口底６との間の空間のために、ゲートメタ
ル蒸着時に廻り込みが生じ、実際のゲート長がレジスト
層パターン幅より拡がる。
庇とリセス開口底６との間の空間のために、ゲートメタ
ル蒸着時に廻り込みが生じ、実際のゲート長がレジスト
層パターン幅より拡がる。
また、多層ゲートメタルの場合、上記メタルの廻り込み
の影響で、２層目、３層目のメタルが、ゲート脇でＧａ
Ａｓ層と接触するという問題があった。
の影響で、２層目、３層目のメタルが、ゲート脇でＧａ
Ａｓ層と接触するという問題があった。
本発明は、上記のような問題に鑑みてなされたもので、
電子線露光装置を使用することなく、信頼性の高い高周
波、低雑音増幅用のＧａＡｓ Ｆ Ｅ Ｔを製造ずる製
造方法を提供することを目的とする。
電子線露光装置を使用することなく、信頼性の高い高周
波、低雑音増幅用のＧａＡｓ Ｆ Ｅ Ｔを製造ずる製
造方法を提供することを目的とする。
本発明の製造方法は、ＧａＡｓ動作層にソース・ドレイ
ン電極形戒後、ゲート領域に通常の遠紫外線露光法によ
り所定の幅の開ロパターンを有するフォトレジスト層を
形成し、このフォトレジスト層をマスクにリセスエソチ
ングを行ない、上記フォトレジスト層の庇を利用し、絶
縁膜の斜め蒸着によりリセス開口底に上記フォトレジス
ト層の開口パターン幅より狭い開口パターンを有する絶
縁膜を形成し、真上からのゲートメタルの蒸着により、
上記絶縁膜の間ロバターン内でＧａＡｓ動作層に接合す
るオーバレイ構造のゲートを形成するものである。
ン電極形戒後、ゲート領域に通常の遠紫外線露光法によ
り所定の幅の開ロパターンを有するフォトレジスト層を
形成し、このフォトレジスト層をマスクにリセスエソチ
ングを行ない、上記フォトレジスト層の庇を利用し、絶
縁膜の斜め蒸着によりリセス開口底に上記フォトレジス
ト層の開口パターン幅より狭い開口パターンを有する絶
縁膜を形成し、真上からのゲートメタルの蒸着により、
上記絶縁膜の間ロバターン内でＧａＡｓ動作層に接合す
るオーバレイ構造のゲートを形成するものである。
第１図は本発明の一実施例を示す。
ＧａＡｓ動作ｌ！１にソース電極２、ドレイン電極３を
形成ｃ図（ａ）〕後、通常の遠紫外線露光法により、ゲ
ート領域に所定の幅の開口パターンを有するフォトレジ
スト層４を形成し〔図（ｂ））、フォトレジスト層４を
マスクにゲート領域のＧａＡｓ動作層ｌをリセスエソチ
ングし〔図（Ｃｌ）、次にフォトレジスト層４の庇を利
用し、絶縁膜の斜め蒸着によりリセス開口底６に０．２
５μ幅幅の開ロパターンを有する絶縁膜５を形成する〔
図（ｄ》〕。
形成ｃ図（ａ）〕後、通常の遠紫外線露光法により、ゲ
ート領域に所定の幅の開口パターンを有するフォトレジ
スト層４を形成し〔図（ｂ））、フォトレジスト層４を
マスクにゲート領域のＧａＡｓ動作層ｌをリセスエソチ
ングし〔図（Ｃｌ）、次にフォトレジスト層４の庇を利
用し、絶縁膜の斜め蒸着によりリセス開口底６に０．２
５μ幅幅の開ロパターンを有する絶縁膜５を形成する〔
図（ｄ》〕。
次に、真上から第１層目のゲートメタル７を蒸着し、続
いて、第２層目のゲートメタル８を蒸着する〔図（ｅ）
〕。
いて、第２層目のゲートメタル８を蒸着する〔図（ｅ）
〕。
フォトレジスｌ−Ｊｉｄ上に蒸着された絶縁膜５とこの
絶縁膜５上に蒸着された第１層目のゲートメタル７とこ
のゲートメタル７上に蒸着された第２層目のゲートメタ
ル８は、リセス開口底６上の蒸着部分からリフトオフさ
れ、フォトレジスト層４を除去すると、リセス開口底６
上のオーバーレイ構造のゲート部分のみが残る〔図（ｒ
））−上記の方法によると、フォトレジスト層４の開口
部パターンを微細にする必要がなく、遠紫外線露光法で
容易に形成できる幅であっても、絶縁膜５の開口部幅を
０．２５μ一にすることができ、ゲート長０．２５μ−
のオーバーレイ構造のゲートが得られる。
絶縁膜５上に蒸着された第１層目のゲートメタル７とこ
のゲートメタル７上に蒸着された第２層目のゲートメタ
ル８は、リセス開口底６上の蒸着部分からリフトオフさ
れ、フォトレジスト層４を除去すると、リセス開口底６
上のオーバーレイ構造のゲート部分のみが残る〔図（ｒ
））−上記の方法によると、フォトレジスト層４の開口
部パターンを微細にする必要がなく、遠紫外線露光法で
容易に形成できる幅であっても、絶縁膜５の開口部幅を
０．２５μ一にすることができ、ゲート長０．２５μ−
のオーバーレイ構造のゲートが得られる。
そして、開口幅０．２５μ−パターンの絶縁膜５とリセ
ス開口底６との間には空間がないので、実際のゲート長
は０．２５μ鰯内におさまる。
ス開口底６との間には空間がないので、実際のゲート長
は０．２５μ鰯内におさまる。
以上説明したように、本発明によれば、電子線露光装置
を用いることなく高周波、低雑音増幅用のＧａＡｓＦＥ
Ｔを製造することができ、かつ、第２層目、第３層目な
どのゲートメタルがＧａＡｓ層と接触することがなくな
るなどの利点がある．
を用いることなく高周波、低雑音増幅用のＧａＡｓＦＥ
Ｔを製造することができ、かつ、第２層目、第３層目な
どのゲートメタルがＧａＡｓ層と接触することがなくな
るなどの利点がある．
第１図は本発明の一実施例を示す説明図、第２図は従来
のゲート長が０．２５μ一のＧａＡｓＦＥＴの製造方法
の一例を示す説明図である． ｌ・・・ＧａＡｓ動作層、２・・・ソース電極、３・・
・ドレイン電極、４・・・フォトレジスト層、５・・・
絶縁膜、６・・・リセス開口底、 ７， ８・・・ゲートメタル。 なお図中同一符号は同一または担当する部分を示す。
のゲート長が０．２５μ一のＧａＡｓＦＥＴの製造方法
の一例を示す説明図である． ｌ・・・ＧａＡｓ動作層、２・・・ソース電極、３・・
・ドレイン電極、４・・・フォトレジスト層、５・・・
絶縁膜、６・・・リセス開口底、 ７， ８・・・ゲートメタル。 なお図中同一符号は同一または担当する部分を示す。
Claims (1)
- ＧａＡｓ動作層にソース・ドレイン電極を形成した後、
ゲート領域に所定の幅の開口パターンを有するフォトレ
ジスト層を形成し、該フォトレジスト層をマスクにゲー
ト領域のＧａＡｓ動作層のリセスエッチングを行ない、
リセスエッチング後、上記フォトレジスト層の庇を利用
し、絶縁膜の斜め蒸着によりリセス開口底に上記フォト
レジスト層の開口パターン幅より狭い開口パターンを有
する絶縁膜を形成し、真上からゲートメタルを蒸着し、
上記フォトレジスト層でリフトオフさせ、リセス開口底
に上記絶縁膜の開口パターンでＧａＡｓ動作層に接合す
るオーバレイ構造のゲートを形成することを特徴とする
ＧａＡｓＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309179A JPH03171741A (ja) | 1989-11-30 | 1989-11-30 | ＧａＡｓＦＥＴの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1309179A JPH03171741A (ja) | 1989-11-30 | 1989-11-30 | ＧａＡｓＦＥＴの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03171741A true JPH03171741A (ja) | 1991-07-25 |
Family
ID=17989883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1309179A Pending JPH03171741A (ja) | 1989-11-30 | 1989-11-30 | ＧａＡｓＦＥＴの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03171741A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9263292B2 (en) | 2004-07-12 | 2016-02-16 | Globalfoundries Inc. | Processing for overcoming extreme topography |
-
1989
- 1989-11-30 JP JP1309179A patent/JPH03171741A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9263292B2 (en) | 2004-07-12 | 2016-02-16 | Globalfoundries Inc. | Processing for overcoming extreme topography |
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