JPH03178223A - デジタル／アナログ変換回路 - Google Patents
デジタル／アナログ変換回路Info
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- JPH03178223A JPH03178223A JP31723989A JP31723989A JPH03178223A JP H03178223 A JPH03178223 A JP H03178223A JP 31723989 A JP31723989 A JP 31723989A JP 31723989 A JP31723989 A JP 31723989A JP H03178223 A JPH03178223 A JP H03178223A
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- Japan
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- signal
- conversion circuit
- digital
- register
- analog
- Prior art date
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- Pending
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0863—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of switching transients, e.g. glitches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/04—Differential modulation with several bits, e.g. differential pulse code modulation [DPCM]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/78—Simultaneous conversion using ladder network
- H03M1/785—Simultaneous conversion using ladder network using resistors, i.e. R-2R ladders
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Analogue/Digital Conversion (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、コンパクトディスクプレーヤ（ＣＤプレー
ヤ）などの各種デジタルオーディオ機器におけるデジタ
ル／アナログ変換回路（以下Ｄ／Ａ変換回路ともいう。
ヤ）などの各種デジタルオーディオ機器におけるデジタ
ル／アナログ変換回路（以下Ｄ／Ａ変換回路ともいう。
）に関する。
〈従来の技術〉
一般に、デジタルオーディオ機器のＣＤプレーヤ社おけ
るＤ／Ａ変換回路は、デジタル信号処理回路から入力さ
れてくる所定ビット数例えば１６ビツトのデジタル信号
をアナログ信号に変換してローパスフィルタに出力する
よう構成されている〈発明が解決しようとする課題〉 しかし、従来のラダー抵抗型のＤ／Ａ変換回路において
は、抵抗の誤差がＤ／Ａ変換回路の精度を大きく左右す
るため、各抵抗をレーザ・トリミングにより調整された
精度に設定している。しかし、この誤差はＭＳＢ（ｔｈ
ｅ Ｍｏ５ｔ Ｓｔｇｎｉｆｉｃａｎｔ Ｂｉｔ
）で最大となり、ＭＳＢのビット反転時にゼロクロス歪
が発生し、微小レベルの信号を忠実に再現することが難
しく、この忠実度を高めるために、例えば、Ｄ ／ Ａ
変ｊ＆回路出力に誤差を打ち消すような電流または電
圧を加えて誤差の補償をしていた。
るＤ／Ａ変換回路は、デジタル信号処理回路から入力さ
れてくる所定ビット数例えば１６ビツトのデジタル信号
をアナログ信号に変換してローパスフィルタに出力する
よう構成されている〈発明が解決しようとする課題〉 しかし、従来のラダー抵抗型のＤ／Ａ変換回路において
は、抵抗の誤差がＤ／Ａ変換回路の精度を大きく左右す
るため、各抵抗をレーザ・トリミングにより調整された
精度に設定している。しかし、この誤差はＭＳＢ（ｔｈ
ｅ Ｍｏ５ｔ Ｓｔｇｎｉｆｉｃａｎｔ Ｂｉｔ
）で最大となり、ＭＳＢのビット反転時にゼロクロス歪
が発生し、微小レベルの信号を忠実に再現することが難
しく、この忠実度を高めるために、例えば、Ｄ ／ Ａ
変ｊ＆回路出力に誤差を打ち消すような電流または電
圧を加えて誤差の補償をしていた。
この発明は、上記問題点にかんがみ、ゼロクロス歪自体
の発生を抑制し、上記のような誤差補償処理を要しない
Ｄ／Ａ変換回路を提供することを主な課題とする。
の発生を抑制し、上記のような誤差補償処理を要しない
Ｄ／Ａ変換回路を提供することを主な課題とする。
く課題を解決するための手段〉
この課題を解決するため、この発明のデジタル／アナロ
グ変換回路は、 ラダー抵抗型のデジタル／アナログ変換回路部と、 デジタル信号処理回路のデジタル信号が示す今回サンプ
リング値と前回サンプリング値との差分値を示すデジタ
ル信号を生威し前記デジタル／アナログ変換回路部に出
力する・差分値生成回路と、前記デジタル／アナログ変
換回路部からのアナログ電流信号をアナログ電圧信号に
変換してローパスフィルタに出力するサンプルホールド
キャパシタとからなることを特徴とする。
グ変換回路は、 ラダー抵抗型のデジタル／アナログ変換回路部と、 デジタル信号処理回路のデジタル信号が示す今回サンプ
リング値と前回サンプリング値との差分値を示すデジタ
ル信号を生威し前記デジタル／アナログ変換回路部に出
力する・差分値生成回路と、前記デジタル／アナログ変
換回路部からのアナログ電流信号をアナログ電圧信号に
変換してローパスフィルタに出力するサンプルホールド
キャパシタとからなることを特徴とする。
〈実施例〉
以下この発明の実施例を図面にもとづいて説明する。
第１図はデジタル／アナログ変換回路の一実施例構成、
第２図はこのデジタル／アナログ変換回路が適用された
ＣＤプレーヤのブロック構成を示している。
第２図はこのデジタル／アナログ変換回路が適用された
ＣＤプレーヤのブロック構成を示している。
Ｄ／Ａ変換回路１は、Ｄ／Ａ変換回路部２と、Ｄ／Ａ変
換回路部２の前段にもうけた差分値生成回路３と、Ｄ／
Ａ変換回路部２の後段に配されたサンプルホールドキャ
パシタ４とからなる。
換回路部２の前段にもうけた差分値生成回路３と、Ｄ／
Ａ変換回路部２の後段に配されたサンプルホールドキャ
パシタ４とからなる。
差分値生成回路３は、デジタル信号処理回路５からＭＳ
Ｂ ＦＳＴ （ファースト）でシリアルに入力されて
くるデジタル信号が示す今回サンプリング値（例えば１
６ビツトデータ）と、前回サンプリング値（同１６ビツ
トデータ）との差分値を示すデジタル信号を生威し、こ
のデジタル信号をＭＳＢ ＦＳＴでシリアルにＤ／Ａ
変換回路部２に出力する。差分値生成回路３は具体的に
は、デジタル信号処理回路５の出力側とＤ／Ａ変換回路
部２の入力端との間に、５ＩＰＯ（シリアルイン・パラ
レルアウト）レジスタ３１．ＰＩＳＯ（パラレルイン・
シリアルアウト）レジスタ３２、シフトレジスタ３３、
減算器３４、他の５ＩＰＯレジスタ３５、他のｐｒｓｏ
レジスタ３６を直列的に接続した構成である。ここで、
Ｓ！ＰＯレジスタ３１、ＰＩＳＯレジスタ３２はＭＳＢ
ＦＳＴからＬＳＢ ＦＳＴに変換する回路、シフ
トレジスタ３３、減算器３４は現在のデータと１つ前の
データを減算する回路、５ＩＰＯレジスタ３５、ＰＩＳ
Ｏレジスタ３６は減算結果をＬＳＢ ＦＳＴからＭＳ
Ｂ ＦＳＴに変換する回路である。
Ｂ ＦＳＴ （ファースト）でシリアルに入力されて
くるデジタル信号が示す今回サンプリング値（例えば１
６ビツトデータ）と、前回サンプリング値（同１６ビツ
トデータ）との差分値を示すデジタル信号を生威し、こ
のデジタル信号をＭＳＢ ＦＳＴでシリアルにＤ／Ａ
変換回路部２に出力する。差分値生成回路３は具体的に
は、デジタル信号処理回路５の出力側とＤ／Ａ変換回路
部２の入力端との間に、５ＩＰＯ（シリアルイン・パラ
レルアウト）レジスタ３１．ＰＩＳＯ（パラレルイン・
シリアルアウト）レジスタ３２、シフトレジスタ３３、
減算器３４、他の５ＩＰＯレジスタ３５、他のｐｒｓｏ
レジスタ３６を直列的に接続した構成である。ここで、
Ｓ！ＰＯレジスタ３１、ＰＩＳＯレジスタ３２はＭＳＢ
ＦＳＴからＬＳＢ ＦＳＴに変換する回路、シフ
トレジスタ３３、減算器３４は現在のデータと１つ前の
データを減算する回路、５ＩＰＯレジスタ３５、ＰＩＳ
Ｏレジスタ３６は減算結果をＬＳＢ ＦＳＴからＭＳ
Ｂ ＦＳＴに変換する回路である。
Ｄ／Ａ変換回路部２は公知のラダー抵抗型のものであり
、差分値生成回路３からＭＳＢ ＦＳＴで人力されて
くる差分値デジタル信号を正負のアナログ電流信号に変
換してサンプルホールドキャパシタ４に出力する。
、差分値生成回路３からＭＳＢ ＦＳＴで人力されて
くる差分値デジタル信号を正負のアナログ電流信号に変
換してサンプルホールドキャパシタ４に出力する。
一サンプルホールドキャパシタ４はＤ／Ａ変換回路部２
から入力されてくる正負のアナログ電流信号により充放
電しアナログ電圧信号をローパスフィルタ６に出力する
。ここで、アナログ電流信号をΔｉ、サンプルホールド
キャパシタ４の容量をＣ１同充電電圧をＶｃ （ｔ）と
すると、充電電圧Ｖｃ （ｔ）は、 Ｖｃ（ｔ）＝Δ ｉ −ｔ／Ｃ＋ Ｖｃ（Ｖｃ：
１クロツク前の充電電圧） で与えられ、る。この式から明らかなように、充電を圧
Ｖｃ（ｔ）は時間ｔに対してリニアに変化することがわ
かる（第３図参照）。
から入力されてくる正負のアナログ電流信号により充放
電しアナログ電圧信号をローパスフィルタ６に出力する
。ここで、アナログ電流信号をΔｉ、サンプルホールド
キャパシタ４の容量をＣ１同充電電圧をＶｃ （ｔ）と
すると、充電電圧Ｖｃ （ｔ）は、 Ｖｃ（ｔ）＝Δ ｉ −ｔ／Ｃ＋ Ｖｃ（Ｖｃ：
１クロツク前の充電電圧） で与えられ、る。この式から明らかなように、充電を圧
Ｖｃ（ｔ）は時間ｔに対してリニアに変化することがわ
かる（第３図参照）。
なお第２図において、符号７は光学デツキメカニズム、
８はデジタル信号回路、９はアナログ信号回路、１０は
システム制御部を表わしている。
８はデジタル信号回路、９はアナログ信号回路、１０は
システム制御部を表わしている。
〈発明の作用・効果〉
以上説明したように、この発明のデジタル／アナログ変
換回路は、ラダー抵抗型のデジタル／アナログ変換回路
部と、デジタル信号処理回路のデジタル信号が示す今回
サンプリング値と前回サンプリング値との差分値を示す
デジタル信号を生成し前記デジタル／アナログ変換回路
部に出力する差分値生成回路と、前記デジタル／アナロ
グ変換回路部からのアナログ電流信号をアナログ電圧信
号に変換してローパスフィルタに出力するサンプルホー
ルドキャパシタとからなることを特徴とする。
換回路は、ラダー抵抗型のデジタル／アナログ変換回路
部と、デジタル信号処理回路のデジタル信号が示す今回
サンプリング値と前回サンプリング値との差分値を示す
デジタル信号を生成し前記デジタル／アナログ変換回路
部に出力する差分値生成回路と、前記デジタル／アナロ
グ変換回路部からのアナログ電流信号をアナログ電圧信
号に変換してローパスフィルタに出力するサンプルホー
ルドキャパシタとからなることを特徴とする。
このため、差分値デジタル信号の所要ビット数が少ない
ことからＤ／Ａ変換回路部におけるゼロクロス歪の絶対
値が小さく、微小レベル信号を忠実に再現することが可
能になる。
ことからＤ／Ａ変換回路部におけるゼロクロス歪の絶対
値が小さく、微小レベル信号を忠実に再現することが可
能になる。
またアナログ電圧信号は階段状でなくリニアに変化する
ことから、後段のローパスフィルタを必要に応じて省略
することも可能になるなどの効果を奏する。
ことから、後段のローパスフィルタを必要に応じて省略
することも可能になるなどの効果を奏する。
なお、本発明は上記実施例に限定されるものではなく、
入力形式がパラレルなものや、ＬＳＢＦＳＴのものでも
十分適用できる。さらに本発明は２の補数、オフセット
バイナリ−のいずれのデジタル信号形式に対しても適用
できる。
入力形式がパラレルなものや、ＬＳＢＦＳＴのものでも
十分適用できる。さらに本発明は２の補数、オフセット
バイナリ−のいずれのデジタル信号形式に対しても適用
できる。
第１図はこの発明のデジタル／アナログ変換回路の一実
施例構成図、 第２図は上記デジタル／アナログ変換回路が適用された
ＣＤプレーヤのブロック構成図、第３図は上記デジタル
／アナログ変換回路の出力波形説明図である。 １・・・デジタル／アナログ変換回路、２・・・デジタ
ル／アナログ変換回路部、３・・・差分値生成回路、 ４・・・サンプルホールドキャパシタ、５・・・デジタ
ル信号処理回路、 ６・・・ローパスフィルタ。 特 許 出 願 人 新白砂電機株式会社 Ｖｃ 第 図
施例構成図、 第２図は上記デジタル／アナログ変換回路が適用された
ＣＤプレーヤのブロック構成図、第３図は上記デジタル
／アナログ変換回路の出力波形説明図である。 １・・・デジタル／アナログ変換回路、２・・・デジタ
ル／アナログ変換回路部、３・・・差分値生成回路、 ４・・・サンプルホールドキャパシタ、５・・・デジタ
ル信号処理回路、 ６・・・ローパスフィルタ。 特 許 出 願 人 新白砂電機株式会社 Ｖｃ 第 図
Claims (1)
- 【特許請求の範囲】 ラダー抵抗型のデジタル／アナログ変換回路部と、 デジタル信号処理回路のデジタル信号が示す今回サンプ
リング値と前回サンプリング値との差分値を示すデジタ
ル信号を生成し前記デジタル／アナログ変換回路部に出
力する差分値生成回路と、前記デジタル／アナログ変換
回路部からのアナログ電流信号をアナログ電圧信号に変
換してローパスフィルタに出力するサンプルホールドキ
ャパシタとからなることを特徴とするデジタルオーディ
オ機器のデジタル／アナログ変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31723989A JPH03178223A (ja) | 1989-12-06 | 1989-12-06 | デジタル／アナログ変換回路 |
| DE19904038641 DE4038641C2 (de) | 1989-12-06 | 1990-12-04 | Digital-/Analog-Wandler |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31723989A JPH03178223A (ja) | 1989-12-06 | 1989-12-06 | デジタル／アナログ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03178223A true JPH03178223A (ja) | 1991-08-02 |
Family
ID=18086035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31723989A Pending JPH03178223A (ja) | 1989-12-06 | 1989-12-06 | デジタル／アナログ変換回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03178223A (ja) |
| DE (1) | DE4038641C2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268688A (en) * | 1992-05-13 | 1993-12-07 | Hughes Aircraft Company | Linear signal reconstruction system and method |
| DE19931132A1 (de) * | 1999-03-25 | 2000-09-28 | Univ Ilmenau Tech | Verfahren und Schaltungsanordnung zur Nachbildung beliebiger nichtlinearer Beziehungen |
| US9055688B2 (en) | 2010-08-20 | 2015-06-09 | Rockwell Automation Technologies, Inc. | Input/output circuits having status indicators aligned with respective terminals |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4567463A (en) * | 1982-02-23 | 1986-01-28 | Burr-Brown Corporation | Circuit for improving the performance of digital to analog converters |
-
1989
- 1989-12-06 JP JP31723989A patent/JPH03178223A/ja active Pending
-
1990
- 1990-12-04 DE DE19904038641 patent/DE4038641C2/de not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE4038641A1 (de) | 1991-06-13 |
| DE4038641C2 (de) | 1994-04-07 |
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