JPH03179747A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は多層電極構造の半導体装置に関するものであ
る。

〔従来の技術〕

第１２Ａ図は従来の電力用トランジスタを示す平面図、
第１２Ｂ図はそのＣ１−Ｃ１断面図である。これらの図
に示すように、Ｎ＋コレクタ層層上上Ｎ−コレクタ層２
が形成されている。このＮ−コレクタ層２の上層部には
、Ｐ形の不純物を拡散することによりＰウェル領域３が
形成されている。さらに、Ｐウェル領域３の表面の一部
領域には、高濃度のＮ形不純物を選択的に拡散すること
により複数のＮ＋エミッタ領域４が形成されている。Ｐ
ウェル領域３の形成されていないＮ　コレクタ層２の表
面からＰウェル領域３上にかけて、さらには、Ｐウェル
領域３とＮ＋エミ・ツタ領域４とにまたがった領域上に
酸化膜５が選択的に形成されている。なお、酸化膜５は
平面図が複雑化するのを回避するため、第１２Ａ図には
図示していない。Ｐウェル領域３上にはベース電極１６
がＮ＋エミッタ領域４上にはエミッタ電極１７が互いに
絶縁状態を保ちつつ形成されている。

このような構成の電力用トランジスタは、エミッタ電極
１７がＮ＋エミッタ領域４上にフィンガー状に形成され
ている関係上、各Ｎ＋エミ・ツタ領域４上の長手方向の
位置の違いにより、エミッタ電極１７を流れる電流分布
の不均一をもたらしており、大電流供給の妨げになって
いる。また、各Ｎ＋エミッタ領域４間にベース電極１６
を設ける必要があるため、電極形成時のエツチング工作
精度から、エミッタ電極１７の微細化に大きな制限をも
たらし、ターンオフ時間等の高速動作の妨げになってい
る。

上記した理由から第１２図で示したような電力用トラン
ジスタの構造では集積度を損ねることなく、大電流供給
及び高速動作を実現することは困難であった。

そこで、上記した問題を回避するため、第１３図に示す
ような２層電極構造の電力用トランジスタが考え出され
た。第１３Ａ図は２層電極構造の電力用トランジスタを
示す平面図、第１３Ｂ図はそのＣ２−Ｃ２断面図である
。

これらの図に示すように、層間絶縁膜９が、ベース電極
１６の一部１６′を除く、エミッタ電極１７間に形成さ
れているベース電極１６上全面を覆って形成されている
。そして、Ｎ　工；ツタ領域４全てを含んだ正方領域上
にエミッタ電極２７が形成されている。このエミッタ電
極２７は、エミッタ電極２７下の全エミッタ電極１７に
接触し、エミッタ電極２７下の全ベース領域３とは層間
絶縁膜９を介することにより絶縁状態を保っている。

また、層間絶縁膜９が形成されていないベース電極１６
の一部１６′上にはベース電極２６がさらに形成されて
いる。このように電極構造を２層（１６，１７と２６．
２７）で形成することにより、エミッタ７！！極２７の
形成面積を集積度を損ねることなく広げることができ、
大電流供給及び高速動作を可能にしている。

〔発明が解決しようとする課題〕

このように、集積度を損ねることなく電極形成面積を広
げる目的から、従来から多層’Ｍｌ構造の半導体装置が
用いられていた。

しかしながら、従来の多層電極構造では、必ず１層目の
電ｔ５ｔ１６，１７上に２層目の電極２６゜２７を形成
する必要がある。通常、電極形成にはアルミニウムが用
いられることが多い。例えば、第１３図で示した電力用
トランジスタにおいて、１層目の電極１６．１７形成後
、層間絶縁膜９を選択的に形成する必要があるが、この
層間絶縁膜９形成時に電極１６．１７の表面には酸化膜
が形成されてしまう可能性が高い。このような状態の電
極１６．１７の表面上に、電Ｉ！ｉｉｌ！２６．　２７
を形成した場合、２つの電極間［１６と２６］、［１７
と２７］に電気的な障壁が生じてしまう問題点があった
。

したがって、１層目の電極上に２層目の電極を形成する
際には、１層目の電極の表面を清浄化して２層目の電極
を形成する必要がある。このため、２層目の電極形成を
通常用いられている蒸着法によらず、スパッタリング法
を用いて行う方が望ましい。スパッタリング法を用いる
と、２層目の電極形成のためのアルミニウム膜の堆積に
先立って、１層目の電極表面をスパッタエツチングする
ため、１層目の電極表面が洗浄化されるからである。

しかしながら、スパッタリング法は１μｍ程度の厚みア
ルミニウム膜を製造するのには優れているが、電力用ト
ランジスタのように４〜１０μｍ程度の比較的厚い膜厚
のアルミニウム膜を形成するには、時間と費用がかかり
すぎるという問題点があった。これは、スパッタリング
法が蒸着法に比べて、装置コストが高いこと、アルミニ
ウムの堆積速度が遅いことに起因している。

この発明は上記のような問題点を解決するためになされ
たもので、安価に製造可能で、電極形成面積効率の優れ
た多層電極構造の半導体装置を得ることを目的とする。

〔課題を角ｌ決するための手段〕

この発明にかかる請求項１記載の半導体装置は、第１の
導電型の第１の半導体層と、前記第１の半導体層上に選
択的に形成された第２の導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に形成された第１
の導電型の第２の半導体領域と、前記第１の半導体領域
の表面に選択的に前記第２の半導体領域とは独立して形
成された低抵抗領域と、前記第１の半導体領域の大部分
の領域上及び前記低抵抗領域の一部上に形成され、第１
の部分及び第２の部分からなる第１の電極領域と、前記
第１の電極領域の前記第１の部分を覆って形成された絶
縁膜と、前記第２の半導体領域上及び前記絶縁膜上に形
成された第２の電極領域と、前記第１の電極領域が形成
されていない前記第１の半導体領域上、前記低抵抗領域
の他の一部上及び前記第１の電極領域の前記第２の部分
上に形成された第３の電極領域とを備えて構成されてい
る。

また、請求項２記載の半導体装置は、第１の導電型の第
１の半導体層と、前記第１の半導体層上に選択的に形成
された第２の導電型の第１の半導体領域と、前記第１の
半導体領域の表面に選択的に形成された第１の導電型の
第２の半導体領域と、前記第１の半導体層上に前記第１
の半導体領域とは独立して選択的に形成された第２の導
電型の第３の半導体領域と、前記第３の半導体領域の表
面に選択的に形成された第１の導電型の第４の半導体領
域と、前記第１の半導体領域上及び前記第４の半導体領
域上に形成された第１の電極領域と、前記第１の電極領
域を覆って形成された絶縁膜と、前記第２の半導体領域
上及び前記絶縁膜上に形成された第２の電極領域と、前
記第３の半導体領域上及び前記絶縁膜上に前記第２の電
極領域とは独立して形成された第３の電極領域とを備え
て構成されている。

さらに、請求項３記載の半導体装置は、第１の導電型の
第１の半導体層と、前記第１の半導体層上に選択的に形
成された第２の導電型の第１の半導体領域と、前記第１
の半導体領域の表面に選択的に形成された第１．の導電
型の第２の半導体領域と、前記第１の半導体層上に前記
第１の半導体領域とは独立して選択的に形成された第２
の導電型の第３の半導体領域と、前記第３の半導体領域
の表面に選択的に形成された第１の導電型の第４の半導
体領域と、前記第１の半導体領域の表面に前記第２の半
導体領域とは独立して選択的に形成された第１の導電型
の第５の半導領域と、前記第１の半導体領域上及び前記
第４の半導体領域上に形成された第１の電極領域と、前
記第１の電極領域を覆って形成された絶縁膜と、前記第
２の半導体領域上及び前記絶縁膜上に形成された第２の
電極領域と、前記第３の半導体領域上、前記第５の半導
体領域上及び前記絶縁膜上に前記第２の電ｌ！ｉｉ！ｎ
Ｒ域とは独立して形成された第３の電極領域とを備えて
構成されている。

そして、請求項４記載の半導体装置の製造方注は、第１
の導電型の第１の半導体層を準備する工程と、前記第１
の半導体層上に選択的に第２の導電型の第１の半導体領
域を形成する工程と、前記第１の半導体領域の表面に選
択的に第１の導電型の第２の半導体領域を形成する工程
と、前記第１の半導体領域の大部分の領域上に第１の部
分及び第２の部分からなる第１の電極領域を形成する工
程と、前記第１の電極領域の前記第１の部分を覆って絶
縁膜を形成する工程と、前記第２の半導体領域上及び前
記絶縁膜上に第２の電極領域を形成する工程と、前記第
１の電極領域が形成されていない前記第１の半導体領域
上及び前記第１の電極領域の前記第２の部分上に第３の
電極領域を形成する工程とを備えて構成されている。

また、請求項５記載の半導体装置の製造方法は、第１の
導電型の第１の半導体層を準備する工程と、前記第１の
半導体層上に選択的に第２の導電型の第１の半導体領域
を形成する工程と、前記第１の半導体領域の表面に選択
的に第１の導電型の第２の半導体領域を形成する工程と
、前記第１の半導体層上に前記第１の半導体領域とは独
立して選択的に第２の導電型の第３の半導体領域を形成
する工程と、前記第３の半導体領域の表面に選択的に第
１の導電型の第４の半導体領域を形成する工程と、前記
第１の半導体領域上及び前記第４の半導体領域上に第１
の電極領域を形成する工程と、前記第１の電極領域を覆
って絶縁膜を形成する工程と、前記第２の半導体領域上
及び前記絶縁膜上に第２の電極領域を形成する工程と、
前記第３の半導体領域上及び前記絶縁膜上に前記第２の
電極領域とは独立して第３の電極領域域を形成する工程
とを備えて構成されている。

さらに、請求項６記載の半導体装置の製造方法は、第１
の導電型の第１の半導体層を準備する工程と、前記第１
の半導体層上に選択的に第２の導電型の第１の半導体領
域を形成する工程と、前記第１の半導体領域の表面に選
択的に第１の導電型の第２の半導体領域を形成する工程
と、前記第１の半導体層上に前記第１の半導体領域とは
独立して選択的に第２の導電型の第３の半導体領域を形
成する工程と、前記第３の半導体領域の表面に選択的に
第１の導電型の第４の半導体領域を形成する工程と、前
記第１の半導体領域の表面に前記第２の半導体領域とは
独立して、選択的に第１の導電型の第５の半導体領域を
形成する工程と、前記第１の半導体領域上及び前記第４
の半導体領域上に第１の電極領域を形成する工程と、前
記第１の電極領域を覆って絶縁膜を形成する工程と、前
記第２の半導体領域上及び前記絶縁膜上に第２の電極領
域を形成する工程と、前記第３の半導体領域上、前記第
５の半導体領域上及び前記絶縁膜上に前記第２の電極領
域とは独立して第３の電極領域を形成する工程とを備え
て構成されている。

〔作用〕 この発明における第２の電極領域は、第２の半導体領域
上及び絶縁膜上に形成されるため、第２の電極領域は第
２の半導体領域と接触して電気的接続を図ることができ
る。

〔実施例〕

第１Ａ図はこの発明の第１の実施例である電力用トラン
ジスタを示す平面図、第１Ｂ図はそのＣ３−０３断面図
である。これらの図に示すように、Ｎ＋コレクタ層層上
上Ｎ　コレクタ層２が形成されている。このＮ　コレク
タ層２の上層部には、Ｐ形の不純物を拡散することによ
りＰウェル領域３が形成されている。Ｐウェル領域３の
表面の一部領域には、高濃度のＮ形不純物を選択的に拡
散することにより、複数のＮ＋エミッタ領域４が形成さ
れている。また、Ｎ＋エミッタ領域４の形成されていな
いＰウェル領域３の表面の一部に低抵抗領域１０がリン
グ状に形成されている。Ｐウェル領域３の形成されてい
ないＮ−″コレクツ層２の表面からＰウェル領域３上に
かけて、さらには、Ｐウェル領域３とＮ　工≧ツタ領域
３とにまたがった領域上に酸化膜５が選択的に形成され
ている。

なお、酸化膜５は、平１面図が複雑化するのを回避する
ため、第１Ａ図には図示していない。

そして、酸化膜５により挾まれたＰウェル領域３上及び
その両端の酸化膜５の一部上並びに酸化膜５と低抵抗領
域１０とで挟まれたＰウェル領域３上及びその両端の酸
化膜５．低抵抗領域１０の一部上にベース電極６が形成
されている。以降、このベース電極６において、前者の
領域を６ａ。

後者の領域を６ｂとする。

ベース電極６の領域６ａの全面を、層間絶縁膜って覆っ
ている。層間絶縁膜９は領域６ｂにおいては、酸化膜５
上から領域６ｂの表面の一部にかけても形成されている
。なお、層間絶縁膜９も平面図が複雑化するため、第１
Ａ図には図示していない。なお、第２の実施例以降の平
面図においても、平面図を見やすくする目的から酸化膜
５１層間絶縁膜９に相当する部分は平面図には示さない
。

Ｎ＋エミッタ領域４及び層間絶縁膜９上のほぼ全面に正
方状のエミッタ電極７がＮ　エミッタ領域４に直接接触
して形成されている。一方、低抵抗領域１０間のＰウェ
ル領域３上からベース電極６の領域６ｂの一部にかけて
、エミッタ電極７と接触することなくペースボンディン
グ領域８が形成されている。

第２図は第１の実施例に係る電力用トランジスタの製造
方法を示す断面図である。以下、同図を参照しつつ製造
方法の説明を行う。

まず、既知の製造方法により、Ｎ＋コレクタ層１、　Ｎ
　　コレクタ層２．Ｐウェル領域３．Ｎ＋エミッタ領域
４及び低抵抗領域１０を形成する。なお、Ｎ＋エミッタ
領域４形成時に、低抵抗領域１０も同時に形成されてい
る。そして、酸化膜を全面に形成した後、エツチング処
理を施し、第２Ａ図に示すように、Ｎ＋エミッタ領域４
とＰウェル領域４との境界部近傍領域、及びＮ　コレク
タ層２上からＰウェル領域３の端部にかけて酸化膜５を
形成する。

次に、全面にアルミニウム層を蒸着法により形成し、選
択的エツチング処理により、酸化膜５により挟まれたＰ
ウェル領域３上及びその両端の酸化膜５の一部上（６ａ
）並びに酸化膜５と低抵抗領域１０とで挟まれたＰウェ
ル領域３上及びその両端の酸化膜５．低抵抗領域１０の
一部上（６ｂ）を残すことにより、第２Ｂ図に示すよう
に、ベース電極６を形成する。

そして、全面に絶縁膜を形成後、選択的エツチング処理
を施し、領域６ａを覆った部分と領域６ｂの一部を覆っ
た部分を残すことにより、第２Ｃ図に示すように層間絶
縁膜９を形成する。層間絶縁膜９として、通常ポリイミ
ドが使用されるが、これに限らず、低融点ガラス等、ア
ルミニウム電極形成工程の温度以下で形成できるもので
あればよい。

そして、再び全面にアルミニウムを蒸着した後、エツチ
ング処理を施し、第１Ａ図、第１Ｂ図に示すように、全
エミッタ領域４を含み正方領域上にＮ＋エミッタ領域４
に接触してエミッタ電極７を形成し、Ｐウェル領域３の
一部３′上及びベース？１極６の一部６ｂ上にＰウェル
領域３の一部３′と接触してペースボンディング領域８
を形成する。

このように製造された電力用トランジスタは、２層電極
構造にかかわらず、上層領域に相当するエミッタ電極７
．ペースボンディング領域８はそれぞれＮ＋エミッタ領
域４．Ｐウェル領域３との直接接触が行われている。こ
のため、２層電極間の接触部の電気的障壁を考慮する必
要性はなくなるため、電極形成時に高価で時間のかかる
スパッタ法を用いずとも、安価で高速処理可能な蒸着法
を用いても、機能劣化のない多層電極構造の電力用トラ
ンジスタが形成できる。

なお、ベース電極６とペースボンディング領域８間に一
部、２層電極間の接触領域があり、ペースボンディング
領域８を蒸着法により形成すると、両者の接触領域の電
気的障壁が従来同様発生するが、 ■　ペースボンディング領域８は、Ｐウェル領域３の一
部３′との十分な直接接触面積を有していること、 ■　ペースボンディング領域８とベース電極６との電気
的接続は、両者の接触領域を介さずとも、低抵抗領域１
０を介することにより十分に行えること、 の２つの理由から、さ程問題とならないといえる。

なお、Ｐウェル領域３の表面領域が低抵抗であれば、低
抵抗領域１０がなくとも、Ｐウェル領域３の表面領域を
介して、ベース電極６とベースボンディング領域８とは
十分な電気的接続を保つことができる。

第３Ａ図は、この発明の第２の実施例である２段ダーリ
ントン接続構成の電力用トランジスタを示す平面図、第
３Ｂ図はそのＣ４−Ｃ４断面図である。これらの図に示
すように、Ｎ＋コレクタ層１上にＮ−コレクタ層２が形
成されている。このＮ　コレクタ層２の上層部には、ト
ランジスタＱａのベース領域となるＰウェル領域３ａと
、トランジスタＱｂのベース領域となるＰウェル領域３
ｂが選択的に形成されている。そして、Ｐウェル領域３
ａ及び３ｂの一部領域上にはそれぞれ複数のＮ＋エミッ
タ領域４ａ、４ｂが形成されている。

Ｎ　コレクタ層２の表面上（第３Ｂ図右側）からＰウェ
ル領域３ａの一部上にかけた領域上、Ｐウェル領域３ａ
とＮ＋エミッタ領域４ａとの境界近傍領域上、Ｐウェル
領域３ａからＮ　コレクタ層２表面を介してＰウェル領
域３ｂとＮ＋エミッタ領域４ｂとの境界近傍領域にかけ
た領域上、Ｎ　エミッタ領域４ｂとＰウェル領域３ｂと
の境界近傍領域上及びＰウェル領域３ｂからＮ　コレク
タ層２表面にかけた領域上に酸化膜５が形成されている
。

そして、Ｐウェル領域３ａ上及びＰウェル領域３ａ上の
一部３８′からＮ＋エミッタ領域４ｂにかけて、トラン
ジスタＱａのベースとトランジスタＱｂのエミッタを接
続した電極である、ベース・エミッタ電極１１が形成さ
れている。このベース・エミッタ電極１１を覆って層間
絶縁膜９が形成されている。また、全Ｎ＋エミッタ領域
４ａを含む正方領域上に、Ｎ　エミッタ領域４ａと接触
してトランジスタＱａのエミッタ電極１２が形成されて
おり、Ｐウェル領域３ｂの一部３ｂ’上にトランジスタ
Ｑｂのベース電極１３が形成されている。これらの電極
１２．１３はボンディング頭載としても機能する。

第３Ｃ図に、第３Ａ図、第３Ｂ図で示したトランジスタ
Ｑａ、Ｑｂの等価回路を示す。同図に示すように、ベー
ス・エミッタｍｔｆｉｌｌが隣接するトランジスタＱａ
、Ｑｂのベース・エミッタ間の電気的接続を行い、エミ
ッタ電極１２がボンディングにより外部接続可能な最終
段（第２段）のトランジスタＱａのエミッタ電極として
機能し、ベース電極１３がボンディングにより外部接続
可能なトランジスタＱｂのベース電極として機能する。

第４図は第２の実施例に係る電力用トランジスタの製造
方法を示す断面図である。以下、同図を参照しつつその
製造方法の説明をする。

まず、既知の製造方法により、Ｎ＋３１２５層１、Ｎ−
コレクタ層２．Ｐウェル領域３ａ、３ｂ及びＮ　エミッ
タ領域４ａ、４ｂを形成する。そして、第４Ａ図に示す
ように、前述した形状の酸化膜５を選択的に形成する。

次に、蒸着法により、全面にアルミ層を形成した後、エ
ツチング処理を施し、第４Ｂ図に示すように、前述した
形状のベース・エミッタ電極１１を形成する。その後、
第４Ｃ図に示すように、ベース・エミッタ電極１１を層
間絶縁膜９で覆う。

そして、再び全面にアルミ層を蒸着法により全面に形成
した後、エツチング処理を施し、第４Ｄ図に示すように
、前述した形状のエミッタ電極１１とベース電極１３を
形成する。

このように製造された電力用トランジスタは、２層構造
にかかわらず、上層領域に相当するエミッタ電極１２．
ベース電極１３はそれぞれエミッタ領域４ａ、Ｐウェル
領域３ｂと直接接触している。このため、第１の実施例
同様、蒸着法を用いても機能劣化のない２段ダーリント
ン接続構成の電力用トランジスタが形成できる。

第５Ａ図はこの発明の第３の実施例である４段ダーリン
トン接続構成の電力用トランジスタを示す平面図、第５
Ｂ図はそのＣ５−Ｃ’５断面図である。これらの図に示
すように、Ｎ＋コレクタ層１上にＮ−コレクタ層２が形
成されている。このＮ　コレクタ層２の上層部には、ト
ランジスタＱａ　−Ｑ　ｄのそれぞれのベース領域とな
るＰウェル領域３ａ〜３ｄが形成されている。そして、
Ｐウェル領域３ａ〜３ｄの一部領域にはそれぞれ複数の
Ｎ＋エミッタ領域４ａ〜４ｄが形成されている。

また、酸化膜５が以下に示す領域上に選択的に形成され
ている。

■　Ｎ−コレクタ層２からＰウェル領域３ａの端部にか
けた領域 ■　Ｐウェル領域３ａとＮ＋エミ・ツタ領域４ａとの境
界近傍領域 ■　Ｐウェル領域３ａの端部から、Ｎ　コレクタ層２を
介して、Ｐウェル領域３ｂとＮ　工；・ツタ領域４ｂと
の境界近傍領域にかけた領域■　Ｐウェル領域３ｂとＮ
＋エミ・ツタ領域４ｂとの境界近傍領域 ■　Ｐウェル領域３ｂの端部から、Ｎ　コレクタ層２を
介して、Ｐウェル領域３ＣとＮ＋エミ・ツタ領域４Ｃと
の境界近傍領域にかけた領域■　Ｐウェル領域３ＣとＮ
　エミッタ領域４Ｃとの境界近傍領域 ■　Ｐウェル領域３Ｃの端部から、Ｎ　コレクタ層２を
介して、Ｐウェル領域３ｄとＮ　工；・ツタ領域４ｄと
の境界近傍領域にかけた領域■　Ｐウェル領域３ｄとＮ
　エミッタ領域４ｄとの境界近傍領域 ■　Ｐウェル領域３ｄの端部からＮ　コレクタ層２にか
けた領域 Ｐウェル領域３ａ上及びＰウェル領域３ａの一部３ａ′
からＮ＋エミッタ領域４ｂにかけて、トランジスタＱａ
のベースとトランジスタＱｂのエミッタを接続した電極
であるベース・エミッタ電極１１が形成されている。ま
た、Ｐウェル領域３Ｃの一部３ｃ′かりＮ　エミッタ領
域４ｄにかけて、トランジスタＱｃのベースとトランジ
スタＱｄのエミッタを接続した電極であるベース・エミ
ッタ電極１４が形成されている。

これらのベース・エミッタ電極１２．１４を覆って層間
絶縁膜９が形成されている。そして、Ｎ＋エミッタ領域
４ａを含んだ正方領域上に、Ｎ＋エミッタ領域４ａと接
触してトランジスタＱａのエミッタ電極１２が形成され
るとともに、Ｐウェル領域３ｄの一部３ｄ’上にトラン
ジスタＱｄのベース電極１５が形成されている。また、
Ｐウェル領域３ｂの一部３ｂ’上からＮ＋エミッタ領域
４Ｃ上にかけて、トランジスタＱｂのベースとトランジ
スタＱｃのエミッタを接続する、ベース・エミッタ電極
１６が形成されている。なお、ベース電極１５上の一部
領域１５′がボンディング領域となっている。

このような構造の４段ダーリントン接続構成の電力用ト
ランジスタの各電極１１，１２，１４゜１５．１６は、
第５Ｃ図の等価回路図に示すように、ベース・エミッタ
電極１１，１４．１６が隣接するトランジスタのベース
・エミッタ間の電気的接続を行い、エミッタ電極１２が
、ボンディングにより外部接続可能な最終段（第４段）
のトランジスタのエミッタ電極として機能し、ベース電
極１５が、ボンディングにより外部接続可能な第１段の
トランジスタＱｄのベース電極として機能する。

第３の実施例に係る４段ダーリントン接続構成の電力用
トランジスタの詳細な製造方法は省略するが、はぼ第２
の実施例に係る２段ダーリントン接続構成の電力用トラ
ンジスタと同様であり、１回目の電極形成工程（第２の
実施例の第４Ｂ図に示す工程）に形成する電極はベース
・エミッタ電極１１．１４であり、２回目の電極形成工
程（第２の実施例の第４Ｄ図に示す工程）時に形成する
電極が、エミッタ電極１２．ベース・エミッタ電極１６
及びベース電極１５である。

このような構造の電力用トランジスタは、２層電極構造
にかかわらず、上層領域に相当するエミッタ電極１２．
ベース・エミッタ電極１６及びベース電極１５はそれぞ
れエミッタ電極４ａ、ベース領域３ｂ’　　・エミッタ
領域４Ｃ及びベース領域３ｄ’　と直接接触している。

このため、第１．第２の実施例同様、蒸着法を用いても
機能劣化のない４段ダーリントン接続構成の電力用トラ
ンジスタが形成できる。

ところで、ダーリントン接続トランジスタの場合、通常
、第６図で示すように、隣接するトランジスタの各ベー
ス・エミッタ間において、外付のスピードアップダイオ
ード（ＤＩ、Ｄ２）が接続されることが多い。このため
、隣接するベース・エミッタ間の接続用電極においても
、外部端子（ＰＬ、Ｐ２）　、つまりボンディング領域
を形成する必要がある。

第７図はこの発明の第４の実施例である、ベース・エミ
ッタ電極にもボンディング領域を設けた、２段ダーリン
トン接続構成の電力用トランジスタを示しており、第７
Ａ図は平面図であり、第７Ｂ図、第７Ｃ図はそれぞれ第
７Ａ図のＣ６−Ｃ６゜Ｃ７−Ｃ７断面図である。これら
の図に示すように、この電力用トランジスタは基本的に
は第３Ａ図、第３Ｂ図に示す第２の実施例に係る２段ダ
ーリントン接続構成のトランジスタと同様な構造である
。

しかしながら、第４の実施例では、トランジスタＱａの
ベースとトランジスタＱｂのエミ・ンタとを電気的に接
続した電極にもボンディング領域を設ける目的から、ベ
ース領域３ａの一部３ａ’及びベース・エミッタ電極１
１の一部１１′上にベース・エミッタボンディング領域
１７が形成されている。

このベース・エミッタボンディング領域１７は、第１の
実施例のベースボンディング領域８（第１図参照）と同
様、ベース領域３ａに選択的に設けられた低抵抗領域１
０間のベース領域３ａ′上からベース・エミッタ電極１
１′にかけて、トランジスタＱａのエミッタ電極１２及
びトランジスタＱｂのベース電極１３に電気的に接触す
ることなく、形成されている。

なお、他の構成は、第３Ａ図、第３Ｂ図で示した第２の
実施例と同様であるため、説明は省略する。

このような構造の２段ダーリントン接続構成の電力用ト
ランジスタの各電極、ボンディング領域１１．１２，１
３．１７は、第７Ｄ図の等価回路図に示すように、ベー
ス・エミ・ツタ電極１１がトランジスタＱａ、Ｑｂのベ
ース・エミ・フタ間の電気的接続を行い、エミッタ電極
１２がボンディングにより外部接続可能な最終段（第２
段）のトランジスタのエミッタ電極として機能し、ベー
ス電極１３がボンディングにより外部接続可能な第１段
のトランジスタＱｂのベース電極として機能する。そし
て、ベース・エミッタボンディング領域１７がべ一、ス
・エミッタ電極１１のボンディング領域として機能する
。

第８図及び第９図は第４の実施例に係る電力用トランジ
スタの製造方法を示す断面図であり、第８図は第７Ａ図
のＣ６−Ｃ６断面に相当し、第９図は第７Ａ図のＣ７−
Ｃ７断面に相当する。以下、第８図及び第９図を参照し
つつその製造方法の説明をする。

まず、既知の製造方法により、Ｎ＋コレクタ層１、Ｎ−
コレクタ層２．Ｐウェル領域３　ａ、　　３　ｂｓＮ＋
エミッタ領域４ａ、４ｂ及び低抵抗領域１０を形成する
。なお、低抵抗領域１０はＮ　工；ツタ領域４ａ、４ｂ
の形成時に同時に形成している。

そして、第８Ａ図、第９Ａ図に示すように、Ｎコレクタ
層２からＰウェル領域３ａの端部にかけた領域上、Ｐウ
ェル領域３ａとＮ　エミ・ツタ領域４ａとの境界近傍領
域上、Ｐウェル領域３ａの端部から、Ｎ″″″コレクフ
層２して、Ｐウェル領域３ｂとＮ＋エミッタ領域４ｂと
の境界近傍領域上あるいはＰウェル領域３ｂの端部にか
けた領域上、Ｐウェル領域３ｂとＮ＋エミッタ領域４ｂ
との境界近傍領域上及びＰウェル領域３ｂの端部からＮ
′″コレクタ層２にかけた領域上に酸化膜５を形成する
。

次に、蒸着法により全面にアルミ層を形成し、選択的に
エツチング処理を施し、低抵抗領域１０ａで囲まれた領
域３　ａＩを除くＰウェル領域３ａ上及びＰウェル領域
３ａの一部３ａ′からＮ＋エミッタ領域４ｂにかけた領
域上のアルミ層を残すことにより、第８Ｂ図、第９Ｂ図
に示すように、ベース・エミッタ電極１１を形成する。

そして、全面に絶縁膜を形成後、選択的にエツチング処
理を施し、ベース・エミッタ電極１１を覆った部分を残
すことにより、第８Ｃ図、第９Ｃ図に示すように、層間
絶縁膜９を形成する。このとき、ベース・エミッタ電極
１１の一部１１′においては、半分程度露出するように
、層間絶縁膜９を形成する。

そして、再び蒸着法によりアルミ層を形成した後、エツ
チング処理を施し、第８Ｄ図、第９Ｄ図に示すように、
Ｎ４エミツタ領域３ａ上にエミッタ電極１２を、Ｐウェ
ル領域３ａの一部領域３　ａ　ｊ及びベース・エミッタ
電極１１の一部領域１１′上にベース・エミッタボンデ
ィング領域１７を、Ｐベース領域３ｂ上にベース電極１
３をそれぞれ形成する。

このようにして製造された電力用トランジスタは、第２
の実施例の効果に加えて、トランジスタＱａのベースと
トランジスタＱｂのエミッタ間の電極にもボンディング
領域を有するため、第７Ｄ図に示すように、トランジス
タＱａのベースからトランジスタＱｂのベースに帰還す
るスピードアップダイオードＤ１を外付で設けることが
できる。

なお、ベース・エミッタボンディング領域１７とベース
・エミツタ電極１１′間の接触部における電気的障壁は
、第１の実施例のベースボンディング領域８とベース電
極６ｂとの接触部における電気的障壁と同様、さ程問題
とならない。

第１０図は、この発明の第５の実施例であるベース・エ
ミッタ電極にもボンディング領域を設けた３段ダーリン
トン接続構成の電力用トランジスタを示しており、第１
０Ａ図は平面図であり、第１０Ｂ図、第１０Ｃ図はそれ
ぞれ第１０Ａ図のＣ３−Ｃ８，Ｃ９−Ｃ９断面図である
。これらの図に示すようにＮ＋コレクタ層層上上はＮ　
コレクタ層２が形成されている。このＮ　コレクタ層２
の上層部には、トランジスタＱａ−Ｑｃそれぞれのベー
ス領域となるＰウェル領域３ａ〜３ｃが形成されている
。そして、Ｐウェル領域３ａ〜３ｃの表面の一部領域に
はそれぞれ複数のＮ＋エミッタ領域４ａ〜４Ｃが形成さ
れている。また、低抵抗領域ＩＱａ、１０ｃがそれぞれ
Ｐウェル領域３ａ、３ｃの表面部にそれぞれリング状に
形成されている。

また、酸化膜５が、以下に示す領域上に選択的に形成さ
れている。

■　Ｎ　コレクタ層２からＰウェル領域３ａの端部にか
けた領域 ■　Ｐウェル領域３ａとＮ＋エミッタ領域４ａとの境界
近傍領域 ■　Ｐウェル領域３ａの端部から、Ｎ　コレクタ層２を
介して、Ｐウェル領域３ｂとＮ　エミッタ領域４ｂとの
境界近傍領域あるいはＰウェル領域３ｂの端部にかけた
領域 ■　Ｐウェル領域３ｂとＮ＋エミッタ領域４ｂの境界近
傍領域 ■　Ｐウェル領域３ｂの端部から、Ｎ　コレクタ層２を
介して、Ｐウェル領域３ＣとＮ＋エミッタ領域４ｃとの
境界近傍領域あるいはＰウェル領域３ｃの端部にかけた
領域 ■　Ｐウェル領域３ｃとＮ　エミッタ領域４ｃとの境界
近傍領域 ■　Ｐウェル領域３Ｃの端部から、Ｎ　コレクタ層２に
かけた領域 リング状の低抵抗領域１０ａで囲まれた領域３ａ′を除
くＰウェル領域３ａ上及びＰウェル領域３ａ上の一部領
域３ａ′からＮ＋エミッタ領域４ｂにかけて、トランジ
スタＱａのベースとトランジスタＱｂのエミッタを電気
的に接続した電極である、ベース・エミッタ電極１１が
形成されている。また、リング状の低抵抗領域１０ｃで
囲まれた領域３０′を除くＰウェル領域３ｃ上に、トラ
ンジスタＱｃのベース電極２１が形成されている。

これらの電極１１．２１を覆って層間絶縁膜９が形成さ
れているが、電極１１．２１の一部１１’、２１’　に
おいては、半分程度露出するように形成されている。そ
して、仝Ｎ＋エミッタ頭域４ａ及びＮ＋エミッタ領域４
ａ間に形成された層間絶縁膜９を含んだ領域上にトラン
ジスタＱａのエミッタ電極１２が形成されている。

また、Ｐウェル領域３ａの一部３ａ’上及びベース電極
１１の一部１１′上にベース・エミッタボンディング領
域１８が、Ｐウェル領域３ｃの一部３ｃ′上及びベース
電極２１の一部２１′上にベース・エミッタボンディン
グ領域２０が形成されている。さらに、Ｐウェル領域３
ｂからＮ＋エミッタ領域４ｃにかけて、トランジスタＱ
ｂのべ−スとトランジスタＱｃのエミッタを電気的に接
続するベース・エミッタ電極１つが形成されている。こ
のベース・エミッタ電極１つの一部領域１９′がボンデ
ィング領域となっている。

このような構造の３段ダーリントン接続構成の電力用ト
ランジスタの各電極及びボンディング領域１１，１２，
１８，１９，２０．２１は、第１０Ｄ図の等価回路図に
示すように、ベース・エミッタ電極１１．１９が隣接す
るトランジスタのベース・エミッタ間の電気的接続を行
い、エミッタ電極１２が、ボンディングにより外部接続
可能な最終段（第３段）のトランジスタＱａのエミッタ
ｆｆ１ｔｉとして機能する。また、ベース・エミッタボ
ンディング領域１８．ベース・エミッタ電極１つの一部
１９′がそれぞれトランジスタ［Ｑａ、Ｑｂ〕、（Ｑｂ
、Ｑｃ）のベース・エミッタ間の外部端子接続領域とし
て機能する。さらに、ベース電極２１とベースボンディ
ング領域２０とが、外部接続可能なボンディング領域を
有するトランジスタＱｃのベース電極として機能する。

第５の実施例に係る、３段ダーリントン接続構成の電力
用トランジスタの詳細な製造方法の説明は省略するが、
基本的には第４の実施例に係るトランジスタと同様な製
造方法で製造される。少し説明を加えると、１回目の電
極形成工程（第４の実施例の第８Ｂ図、第９Ｂ図に示す
工程）時に形成する電極は、ベース・エミッタ電極１１
及びベース電極２１であり、２回目の電極（ボンディン
グ領域を含む）の形成工程（第４の実施例における第８
Ｄ図、第９Ｄ図に示す工程）時に形成する電極は、エミ
ッタ電極１２．ベース・エミッタボンディング領域１８
．ベース・エミッタ電極１９及びベースボンディング領
域２０となる。

このように、３段ダーリントン接続構成の電力用トラン
ジスタにおいても隣接するトランジスタのベース・エミ
ッタ間にボンディング領域を設けることができ、第１０
Ｄ図に示すように、トランジスタＱａのベースからトラ
ンジスタＱｂのベースに、トランジスタＱｂのベースか
らトランジスタＱｃのベースにそれぞれ帰還するスピー
ドアップダイオードＤｉ、Ｄ２を外付で設けることがで
きる。

第１１図は、この発明の第６の実施例である、ベース・
エミッタ電極にもボンディング領域を設けた４段ダーリ
ントン接続構成の電力用トランジスタを示しており、第
１１Ａ図は平面図であり、第１１Ｂ図、第１１Ｃ図はそ
れぞれ第１１Ａ図のＣｌ０−ＣＩＯ，Ｃ１１−Ｃ１１断
面図である。

これらの図に示すように、Ｎ＋コレクタ層層上上はＮ−
コレクタ層２が形成されている。このＮコレクタ層２の
上層部には、トランジスタＱａ〜Ｑｄそれぞれのベース
領域となるＰウェル領域３ａ〜３ｄが形成されている。

そして、Ｐウェル領域３ａ〜３ｄの表面の一部領域には
それぞれ複数のＮ＋エミッタ領域４ａ〜４ｄが形成され
ている。

また、低抵抗領域１０ａ、１０ｃがそれぞれＰウェル領
域３ａ、３ｃの表面部にそれぞれリング状に形成されて
いる。また、酸化膜５が、以下に示す領域上に選択的に
形成されている。

■　Ｎ−コレクタ層２からＰウェル領域３ａの端部にか
けた領域 ■　Ｐウェル領域３ａとＮ＋エミッタ領域４ａとの境界
近傍領域 ■　Ｐウェル領域３ａの端部から、Ｎ　コレクタ層２を
介して、Ｐウェル領域３ｂとＮ　エミッタ領域４ｂとの
境界近傍領域あるいはＰウェル領域３ｂの端部にかけた
領域 ■　Ｐウェル領域３ｂとＮ＋エミッタ領域４ｂとの境界
近傍領域 ■　Ｐウェル領域３ｂの端部から、Ｎ　コレクタ層２を
介して、Ｐウェル領域３ＣとＮ＋エミッタ領域４ｃとの
境界近傍領域あるいはＰウェル領域３ｃの端部にかけた
領域 ■　Ｐウェル領域３ＣとＮ＋エミッタ領域４ｃとの境界
近傍領域 ■　Ｐウェル領域３ｃの端部から、Ｎ　コレクタ層２を
介して、Ｐウェル領域３ｄとＮ＋エミッタ領域４ｄとの
境界近傍領域あるいはＰウェル領域３ｄの端部にかけた
領域 ■　Ｐウェル領域３ｄとＮ＋エミッタ領域４ｄとの境界
近傍領域 ■　Ｐウェル領域３ｄの端部からＮ　コレクタ層２にか
けた領域 リング状の低抵抗領域１０ａで囲まれた領域３ａ′を除
くＰウェル領域３ａ上及びＰウェル領域３ａの一部３　
ａ　／からＮ　エミッタ領域４ｂにかけて、トランジス
タＱａのベースとトランジスタＱｂのエミッタを電気的
に接続した電極であるベース・エミッタ電極１１が形成
されている。一方、リング状の低抵抗領域１０ｃで囲ま
れた領域３　ｃｌｌを除くＰウエノ１領域３ｃ上及びＰ
ウェル領域３ｃの一部３　ｃ　／からＮ＋エミッタ領域
４ｄにかけて、トランジスタＱＣのベースとトランジス
タＱｄのエミッタを電気的に接続した電極である、ベー
ス・エミッタ電極２２が形成されている。

これらの電極１１．２２を覆って層間絶縁膜９が形成さ
れているが、電極１１．２２の一部１１’、２２’　に
おいて、半分程度露出するように形成されている。

また、Ｐウェル領域３ａの一部３ａ″及びベース電極１
１の一部１１′上にベース・エミッタボンディング領域
２３が形成され、Ｐウェル領域３Ｃの一部３　ｃ　ｊ上
及びベース・エミッタ電極２２の一部２２′上に、ベー
ス・エミッタボンディング領域２５が形成されている。

さらに、Ｐウェル領域３ｂかりＮ　エミッタ領域４ｃに
かけた領域上及びＮ＋エミッタ領域４ｂ上の層間絶縁膜
９上にベース・エミッタ電極２４が形成され、Ｐウェル
領域３ｄ上及びＮ＋エミッタ領域４ｄ上の層間絶縁膜９
上にベース電極２６が形成されている。

ベース・エミッタ電極２４の一部領域２４′がボンディ
ング領域となっている。

このような構造の４段ダーリントン接続構成のトランジ
スタの各電極及びボンディング領域１１゜１２．２２．
２３，２４，２５．２６は第１１Ｄ図の等価回路図に示
すように、ベース・エミッタ電極１１．２４．２２が隣
接するトランジスタのベース・エミッタ間の電気的接続
を行い、エミッタ電極１２が、ボンディングにより外部
接続可能な最終段（第４段）のトランジスタＱａのエミ
ッタ電極として機能し、ベース電極２６が第１段のトラ
ンジスタＱｄのベース電極として機能する。

また、ベース・エミッタボンディング領域２３゜ベース
・エミッタ電極２４の一部領域２４′及びベース・エミ
ッタボンディング領域２５がそれぞれトランジスタ（Ｑ
ａ、Ｑｂ）、［Ｑｂ、ＱＣ）及び（ＱＣ，Ｑｄ）のベー
ス・エミッタ間の外部端子接続用ボンディング領域とし
て機能する。

第６の実施例に係る、４段ダーリントン接続構成の電力
用トランジスタの詳細な製造方法の説明は省略するが、
基本的には第４の実施例に係るトランジスタと同様な製
造で製造される。少し説明を加えると、１回目の電極形
成工程（第４の実施例の第８Ｂ図、第９Ｂ図に示す工程
）時に形成する電極は、ベース・エミッタ電極１１．２
２で゛あり、２回目の電極（ボンディング領域を含む）
形成工程（第４の実施例の第８Ｄ図、第９Ｄ図に示す工
程）時に形成する電極は、ベース・エミッタボンディン
グ領域２３，２５、ベース・エミッタ電極２４及びベー
ス電極２６となる。

このような構造の４段ダーリントン接続構成の電力用ト
ランジスタは、第３の実施例の効果に加え、隣接するト
ランジスタのベース・エミッタ間にボンディング領域を
設けることにより、第１１Ｄ図に示すように、トランジ
スタＱａ、Ｑｂ間、Ｑｂ、Ｑａ間、Ｑｃ、Ｑｄ間に外付
でスピードアップダイオードＤ１〜Ｄ３をそれぞれ設け
ることができる。

第１５図はこの発明の第７の実施例である２段ダーリン
トン接続構成の電力用トランジスタを示しており、第１
５Ａ図は平面図であり、第１５８図は第１５Ａ図のＣ１
２−Ｃ１２断面図である。

この電力用トランジスタは基本的には第７Ａ図〜第７Ｄ
図に示した第４の実施例に係る２段ダーリントン接続Ｉ
ｌｌＩｇ′ｌｉのトランジスタと同様な構造である。

しかしながら、第７の実施例では、トランジスタＱａの
ベースとトランジスタＱｂのベース間に形成されるスピ
ードアップダイオードＤ１を内蔵している点が第４の実
施例と異なっている。

これらの図に示すように、トランジスタＱｂのベース電
極１３の一部をトランジスタＱａのＰウェル領域３ａ上
まで延設し、このベース電極１３下のＰウェル領域３ａ
表面にＮ＋拡散領域７ｏを設けている。したがって、Ｐ
ウェル領域３ａとＮ　拡散領域７０とのＰＮ接合により
、トランジスタＱａのベースとトランジスタＱｂのベー
ス間にスピードアップダイオードＤ１が形成される。

なお、他の構成は、第７Ａ図〜第７Ｄ図で示した第４の
実施例と同様であるため、説明は省略する。また、その
製造方法も、Ｎ＋エミッタ領域４ａ形成工程前後にＮ＋
拡散領域７ｏを形成する点とボンディング領域１７を形
成しない点を除き第８図及び第９図で示した第４の実施
例の製造方法と同様であるため、説明は省略する。

このように、スピードアップダイオードＤ１を内蔵した
ため、トランジスタＱａのベースとトランジスタＱｂの
エミッタとを電気的に接続する領域の一部に、第４の実
施例のように外部スピードアップダイオードＤ１接続用
ボンディング領域１７を設ける必要はなくなる。

ところで、Ｐウェル領域３ａとＮ＋拡散領域７０とのＰ
Ｎ接合は、ダイオードとして働くばかりでなく、Ｎ＋コ
レクタ層１及びＮ　コレクタ層２とともに寄生トランジ
スタとしても働くという寄生トランジスタ作用を有して
いる。この寄生トランジスタ作用を低下させるため、Ｎ
＋拡散領域７０の濃度を下げる、Ｎ　拡散領域７０の周
囲のＰウェル領域３ａ濃度を上げる等の寄生トランジス
タ抑１１ｆ１対策を施し、寄生トランジスタの電流Ｊ曽
幅率ｈＦＥを低下させるのが有効である。

第１６図はこの発明の第８の実施例である３段ダーリン
トン接続構成の電力用トランジスタを示しており、第１
６Ａ図は平面図であり、第１６Ｂ図は第１６Ａ図のＣ１
３−Ｃｌ３断面図である。

この電力用トランジスタは基本的には第１０Ａ図〜第１
０Ｄ図に示した第５の実施例に係る３段ダーリントン接
続構成のトランジスタと同様な構造である。

しかしながら、第８の実施例では、トランジスタＱａの
ベースからトランジスタＱｂのベースに、トランジスタ
ＱｂのベースからトランジスタＱｃのベースにそれぞれ
帰還するスピードアップダイオードＤＩ、Ｄ２を内蔵し
ている点が第５の実施例と異なっている。

これらの図に示すように、トランジスＱｂとＱＣのベー
ス・エミッタ電極１つの一部をトランジスタＱａのＰウ
ェル領域３ａ上まで延設し、このベース・エミッタ電極
１９下のＰウェル領域３ａ表面にＮ＋拡散領域７ｏを設
けている。また、トランジスタＱｃのベース電極２１の
一部をトランジスタＱｂのＰウェル領域３ｂ上まで延設
し、このベース電極２１下のＰウェル領域３ｂ表面にＮ
＋拡散領域７１を設けている。そして、Ｐウェル領域３
ａとＮ　拡散領域７ｏとのＰＮ接合に゛より、トランジ
スタＱａのベースとトランジスタＱｂのベース間にスピ
ードアップダイオードＤ１が形成され、Ｐウェル領域３
ｂとＮ＋拡散領域７１とのＰＮ接合により、トランジス
タＱｂのベースとトランジスタＱｃのベース間にスピー
ドアップダイオードＤ２が形成される。

なお、他の構成は、第１ＯＡ図〜第１０Ｄ図で示した第
５の実施例と同様であるため、説明は省略する。また、
その製造方法も、Ｎ＋エミッタ領域４ａ及び４ｂの形成
工程前後にＮ＋拡散領域７０及び７１を形成する点とボ
ンディング領域１８及び１９′を形成しない点を除き第
５の実施例の製造方法と同様であるため、説明は省略す
る。

このように、スピードアップダイオードＤ１及びＤ２を
内蔵したため、トランジスタ。ａのベースとトランジス
タＱｂのエミッタとを電気的に接続した領域の一部及び
トランジスタ。ｂのベースとトランジスタＱｃのエミッ
タとを電気的に接続した領域の一部に、第５の実施例の
ように外部スピードアップダイオードＤ１及びＤ２接続
用ボンディング領域Ｌ８及び１９′を設ける必要はなく
なる。

なお、スピードアップダイオードを内蔵すると、前述し
た寄生トランジスタ作用が生じるが、第７の実施例で述
べた寄生トランジスタ抑制対策を施せばその悪影響を最
小限に抑えることができる。

第１７図はこの発明の第９の実施例である４段ダーリン
トン接続構成の電力用トランジスタを示しており、第１
７Ａ図は平面図であり、第１７Ｂ図は第１７Ａ図のＣ１
４−Ｃ１４断面図である。

この電力用トランジスタは基本的には第１１Ａ図〜第１
１Ｄ図に示した第６の実施例に係る４段ダーリントン接
続構成のトランジスタと同様な構造である。

しかしながら、第９の実施例では、トランジスタＱａの
ベースからトランジスタＱｂのベースに、トランジスタ
ＱｂのベースからトランジスタＱｃのベースに、トラン
ジスタＱｃのベースからトランジスタＱｄのベースにそ
れぞれ帰還するスピードアップダイオードＤｉ、Ｄ２及
びＤ３を内蔵°している点が第６の実施例と異なってい
る。

これらの図に示すように、トランジスタＱｂとＱｃのベ
ース・エミッタ電極２４の一部をトランジスタＱａのＰ
ウェル領域３ａ上まで延設し、このベース・エミッタ電
極２４下のＰウェル領域３ａ表面にＮ　拡−散領域７０
を設けている。また、トランジスタＱｃとＱｄのベース
・エミッタ電極２２の一部をトランジスタＱｂのＰウェ
ル領域３ｂ上まで延設し、このベース・エミッタ電極２
２下のＰウェル領域３ｂ表面にＮ＋拡散領域７１を設け
ている。加えて、トランジスタＱｄのベース電極２６の
一部をトランジスタＱｃのＰウェル領域３Ｃ上まで延設
し、このベース電極２６下のＰウェル領域３Ｃ表面にＮ
＋拡散領域７２を設けている。そして、Ｐウェル領域３
ａとＮ＋拡散領域７０とのＰＮ接合により、トランジス
タＱａのベースとトランジスタＱｂのベース間にスピー
ドアップダイオードＤ１が形成され、Ｐウェル頭載３ｂ
とＮ＋拡散領域７１とのＰＮ接合により、トランジスタ
ＱｂのベースとトランジスタＱｃのベース間にスピード
アップダイオードＤ２が形成され、Ｐウェル領域３Ｃと
Ｎ＋拡散領域７２とのＰＮ接合により、トランジスタＱ
ｃのベースとトランジスタＱｄのベース間にスピードア
ップダイオードＤ３が形成されている。

なお、他の構成は、第１１Ａ図〜第１１Ｄ図で示した第
６の実施例と同様であるため、説明は省略する。また、
その製造方法も、Ｎ＋エミッタ領域４ａ、４ｂ及び４Ｃ
形成工程前後にＮ＋拡散領域７０，７１及び７２を形成
する点とボンディング領域２３．２４′及び２５を形成
しない点を除き第６の実施例の製造方法と同様であるた
め、説明は省略する。

このように、スピードアップダイオードＤ１、Ｄ２及び
Ｄ３を内蔵したため、トランジスタＱｂのベースとトラ
ンジスタＱｃのエミッタとを電気的に接続した領域の一
部、トランジスタＱｃのベースとトランジスタＱｄのエ
ミッタとを電気的に接続した領域の一部及びトランジス
タＱｄのベース電極領域の一部に、第６の実施例のよう
に外”部スピードアップダイオードＤ１、Ｄ２及びＤ３
接続用ボンディング領域２３．２４′及び２５を設ける
必要はなくなる。

なお、スピードアップダイオードを内蔵すると、前述し
たように、寄生トランジスタ作用か生じるが、第７の実
施例で述べた寄生トランジスタ抑制対策を施せばその悪
影響を最小限に抑えることができる。

なお、上記実施例では、単体の電力用トランジスタ、２
段〜４段のダーリントン接続構成の電力用トランジスタ
を示したが、上記実施例を応用することにより５段以上
のダーリントン接続構成の電力用トランジスタにも適用
することができる。

勿論、隣接するトランジスタ間のベース・エミッタ間の
ボンディング領域を形成することあるいはスピードアッ
プダイオードを内蔵することもてきる。また、この発明
は、電力用トランジスタに限らず、第１４図に示すよう
に、通常のサイリスク。

ゲート・ターン・オフサイリスタ（ＧＴＯ）等のサイリ
スタにも適用可能である。

なお、第１４図において、５１はＰ型基板、５２はＮバ
ッファ層、５３はＮ型半導体層、５４はＰウェル閉域、
５５はＮ型拡散萌域、５６は低抵抗領域、５７．６０は
ゲート電極、５８は層間絶縁膜、５９はアノード電極、
６１はカソード電極である。

また、Ｎ−コレクタ層２上に形成される２層目の電極（
ボンディング領域を含む）の形状は上記実施例に限定さ
れるものではないことは勿論である。例えば第４の実施
例のベース電極１３（第７図参照）のように櫛の歯状の
パターンで形成しても、第６の実施例のベース電極２６
（第１１図参照）及び第９の実施例のベース・エミッタ
電極２４（第１７図参照）のようにオーバレイ構造で形
成してもよい。一般に、オーバレイ構造の方が電流供給
能力において好結果が期待できるが、構造が複雑になる
分、不良率が増えるという欠点もある。上記した理由か
ら、ダーリントン接続されたトランジスタであれば、電
流密度が一番高い最終段のトランジスタのエミッタ電極
（例えば第１１図のエミッタ電極１２）をオーバレイ構
造で形成し、他の電極は櫛の歯状パターンで形成するの
が望ましいと推測される。

また、上記実施例においては、最終段のトランジスタの
エミッタ電極の形状は、はぼ長方形のオーバレイ構造で
あるが、これに限らず、有効動作領域を拡げる形状であ
れば格子状あるいは網目状に形成してもよい。また、最
終段のトランジスタのベース電極は櫛の歯状に形成され
ているがこれもこの形状に限らない。例えば、エミ・ツ
タ領域内の電極接続部を離散的に形成すれば、電極接続
部でないエミッタ領域上にベース電極を酸化膜を介して
配置することができ、ベースｆＲｈ形成面積が拡がるこ
とにより、ベース電流供給能力を増大させることも可能
となる。

〔発明の効果〕

以上説明したように、請求項１〜６に記載の発明によれ
ば、第２の電極領域は、第２の半導体領域上及び絶縁膜
上に形成されるため、第２のｍＷ領領域直接箱２の半導
体領域と接して電気的接続を図ることができる。

その結果、第２の電極領域は蒸着法により形成しても第
２の半導体領域と安定した電気的接続を行いつつ絶縁膜
上にも形成されているため、安価で製造可能で、電極形
成面積効率の優れた多層ｔ＋（を造の半導体装置を得る
ことができる効果がある。

しかも、請求項１記載の半導体装置における第３の電極
領域は、低抵抗領域を介して第１の電極領域と電気的接
続を図ることができるため、第１の電極領域と第３の電
極領域の接触部分に電気的障害が生じても、第１の電極
領域と第３の電極領域との間の電気的接続状態はほとん
ど悪化しない効果−がある。

また、請求項３記載の半導体装置においては、第１の電
極領域と第３の電極領域との間に導電性の異なる第１及
び第５の半導体領域が形成されることになるため、この
第１及び第５の半導体領域とにより形成されるＰＮ接合
を内蔵ダイオードとして利用することができる。

【図面の簡単な説明】

第１Ａ図はこの発明の第１の実施例である電力用トラン
ジスタを示す平面図、第１Ｂ図はそのＣ３−Ｃ３断面図
、第２Ａ図〜第２Ｃ図は“第１の実施例に係る電力用ト
ランジスタの製造方法を示す断面図、第３Ａ図はこの発
明の第２の実施例である２段ダーリントン接続構成の電
力用トランジスタを示す平面図、第３Ｂ図はそのＣ４−
Ｃ４断面図、第３Ｃ図はその等価回路図、第４Ａ図〜第
４Ｄ図は第２の実施例に係る電力用トランジスタの製造
方法を示す断面図、第５Ａ図はこの発明の第３の実施例
に係る４段ダーリントン接続構成の電力用トランジスタ
を示す平面図、第５Ｂ図はそのＣ３−Ｃ５断面図、第５
Ｃ図はその等価回路図、第６図はスピードアップダイオ
ード付ダーリントン接続トランジスタの一例を示す回路
図、第７Ａ図はこの発明の第４の実施例であるベース・
エミッタ間ボンディング領域付２段ダーリントン接続構
成の電力用トランジスタを示す平面図、第７Ｂ図はその
Ｃ６−Ｃ６断面図、第７Ｃ図はそのＣ７−Ｃ７断面図、
第７Ｄ図はその等価回路図、第８Ａ図〜第８Ｄ図及び第
９Ａ図〜第９Ｄ図は第４の実施例に係る電力用トランジ
スタの製造方法を示す断面図、第１０Ａ図はこの発明の
第５の実施例であるベース・エミッタ間ボンディング領
域付の３段ダーリントン接続構成の電力用トランジスタ
を示す平面図、第１０Ｂ図はそのＣ３−Ｃ８断面図、第
１０Ｃ図はそのＣ９−Ｃ９断面図、第１０Ｄ図はその等
価回路図、第１１Ａ図はこの発明の第６の実施例である
ベース・エミッタ間ボンディング領域付の４段ダーリン
トン接続構成の電力用トランジスタを示す平面図、第１
１Ｂ図はそのＣ１０−Ｃ１０断面図、第１１Ｃ図はその
Ｃ１１−Ｃ１１断面図、第１１Ｄ図はその等価回路図、
第１２Ａ図は従来の１層電極構造の電力用トランジスタ
を示す平面図、第１２Ｂ図はそのＣｌ−Ｃｌ断面図、第
１３Ａ図は従来の２層電極構造の電力用トランジスタを
示す平面図、第１３Ｂ図はそのＣ２−Ｃ２断面図、第１
４図はこの発明をサイリスタに適用した例を示した断面
図、第１５Ａ図はこの発明の第７の実施例である２段ダ
ーリントン接続構成の電力用トランジスタを示す平面図
、第１５Ｂ図はそのＣ１２−Ｃ１２断面図、第１６Ａ図
はこの発明の第８の実施例である３段ダーリントン接続
構成の電力用トランジスタを示す平面図、第１６Ｂ図は
そのＣ１３−Ｃｌ３断面図、第１７Ａ図はこの発明の第
９の実施例である４段ダーリントン接続構成の電力用ト
ランジスタを示す平面図、第１ＬＢ図はそのＣ１４−Ｃ
１４断面図である。 図において、２はＮ　コレクタ層、３はＰウェル領域、
４はＮ＋エミッタ領域、５は酸化膜、６はベース電極、
７はエミッタ電極、８はベースボンディング領域、９は
層間絶縁膜、１０は低抵抗領域、１１はベース・エミッ
タ電極、１２はエミッタ電極、１３はベース電極、７０
〜７２はＮ＋拡散領域である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (6)

【特許請求の範囲】
1. （１）第１の導電型の第１の半導体層と、 前記第１の半導体層上に選択的に形成された第２の導電
   型の第１の半導体領域と、 前記第１の半導体領域の表面に選択的に形成された第１
   の導電型の第２の半導体領域と、 前記第１の半導体領域の表面に選択的に前記第２の半導
   体領域とは独立して形成された低抵抗領域と、 前記第１の半導体領域の大部分の領域上及び前記低抵抗
   領域の一部上に形成され、第１の部分及び第２の部分か
   らなる第１の電極領域と、 前記第１の電極領域の前記第１の部分を覆って形成され
   た絶縁膜と、 前記第２の半導体領域上及び前記絶縁膜上に形成された
   第２の電極領域と、 前記第１の電極領域が形成されていない前記第１の半導
   体領域上、前記低抵抗領域の他の一部上及び前記第１の
   電極領域の前記第２の部分上に形成された第３の電極領
   域とを備えた半導体装置。
2. （２）第１の導電型の第１の半導体層と、 前記第１の半導体層上に選択的に形成された第２の導電
   型の第１の半導体領域と、 前記第１の半導体領域の表面に選択的に形成された第１
   の導電型の第２の半導体領域と、 前記第１の半導体層上に前記第１の半導体領域とは独立
   して選択的に形成された第２の導電型の第３の半導体領
   域と、 前記第３の半導体領域の表面に選択的に形成された第１
   の導電型の第４の半導体領域と、 前記第１の半導体領域上及び前記第４の半導体領域上に
   形成された第１の電極領域と、 前記第１の電極領域を覆って形成された絶縁膜と、 前記第２の半導体領域上及び前記絶縁膜上に形成された
   第２の電極領域と、 前記第３の半導体領域上及び前記絶縁膜上に前記第２の
   電極領域とは独立して形成された第３の電極領域とを備
   えた半導体装置。
3. （３）第１の導電型の第１の半導体層と、 前記第１の半導体層上に選択的に形成された第２の導電
   型の第１の半導体領域と、 前記第１の半導体領域の表面に選択的に形成された第１
   の導電型の第２の半導体領域と、 前記第１の半導体層上に前記第１の半導体領域とは独立
   して選択的に形成された第２の導電型の第３の半導体領
   域と、 前記第３の半導体領域の表面に選択的に形成された第１
   の導電型の第４の半導体領域と、 前記第１の半導体領域の表面に前記第２の半導体領域と
   は独立して選択的に形成された第１の導電型の第５の半
   導領域と、 前記第１の半導体領域上及び前記第４の半導体領域上に
   形成された第１の電極領域と、 前記第１の電極領域を覆って形成された絶縁膜と、 前記第２の半導体領域上及び前記絶縁膜上に形成された
   第２の電極領域と、 前記第３の半導体領域上、前記第５の半導体領域上及び
   前記絶縁膜上に前記第２の電極領域とは独立して形成さ
   れた第３の電極領域とを備えた半導体装置。
4. （４）第１の導電型の第１の半導体層を準備する工程と
   、 前記第１の半導体層上に選択的に第２の導電型の第１の
   半導体領域を形成する工程と、 前記第１の半導体領域の表面に選択的に第１の導電型の
   第２の半導体領域を形成する工程と、前記第１の半導体
   領域の大部分の領域上に第１の部分及び第２の部分から
   なる第１の電極領域を形成する工程と、 前記第１の電極領域の前記第１の部分を覆って絶縁膜を
   形成する工程と、 前記第２の半導体領域上及び前記絶縁膜上に第２の電極
   領域を形成する工程と、 前記第１の電極領域が形成されていない前記第１の半導
   体領域上及び前記第１の電極領域の前記第２の部分上に
   第３の電極領域を形成する工程とを備えた半導体装置の
   製造方法。
5. （５）第１の導電型の第１の半導体層を準備する工程と
   、 前記第１の半導体層上に選択的に第２の導電型の第１の
   半導体領域を形成する工程と、 前記第１の半導体領域の表面に選択的に第１の導電型の
   第２の半導体領域を形成する工程と、前記第１の半導体
   層上に前記第１の半導体領域とは独立して選択的に第２
   の導電型の第３の半導体領域を形成する工程と、 前記第３の半導体領域の表面に選択的に第１の導電型の
   第４の半導体領域を形成する工程と、前記第１の半導体
   領域上及び前記第４の半導体領域上に第１の電極領域を
   形成する工程と、前記第１の電極領域を覆って絶縁膜を
   形成する工程と、 前記第２の半導体領域上及び前記絶縁膜上に第２の電極
   領域を形成する工程と、 前記第３の半導体領域上及び前記絶縁膜上に前記第２の
   電極領域とは独立して第３の電極領域を形成する工程と
   を備えた半導体装置の製造方法。
6. （６）第１の導電型の第１の半導体層を準備する工程と
   、 前記第１の半導体層上に選択的に第２の導電型の第１の
   半導体領域を形成する工程と、 前記第１の半導体領域の表面に選択的に第１の導電型の
   第２の半導体領域を形成する工程と、前記第１の半導体
   層上に前記第１の半導体領域とは独立して選択的に第２
   の導電型の第３の半導体領域を形成する工程と、 前記第３の半導体領域の表面に選択的に第１の導電型の
   第４の半導体領域を形成する工程と、前記第１の半導体
   領域の表面に前記第２の半導体領域とは独立して、選択
   的に第１の導電型の第５の半導体領域を形成する工程と
   、 前記第１の半導体領域上及び前記第４の半導体領域上に
   第１の電極領域を形成する工程と、前記第１の電極領域
   を覆って絶縁膜を形成する工程と、 前記第２の半導体領域上及び前記絶縁膜上に第２の電極
   領域を形成する工程と、 前記第３の半導体領域上、前記第５の半導体領域上及び
   前記絶縁膜上に前記第２の電極領域とは独立して第３の
   電極領域を形成する工程とを備えた半導体装置の製造方
   法。