JPH0318226A - 高電圧パルス・ノイズ吸収素子 - Google Patents
高電圧パルス・ノイズ吸収素子Info
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- JPH0318226A JPH0318226A JP15343089A JP15343089A JPH0318226A JP H0318226 A JPH0318226 A JP H0318226A JP 15343089 A JP15343089 A JP 15343089A JP 15343089 A JP15343089 A JP 15343089A JP H0318226 A JPH0318226 A JP H0318226A
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- 238000009792 diffusion process Methods 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Emergency Protection Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳ型半導体集積回路の，オープンドレイ
ン型ＭＯＳＦＥＴの高耐圧出力端子にむいて、外部の負
荷回路の結合容量により誘起されて発生した高電圧パル
ヌ・ノイズを吸収する素子に関する。
ン型ＭＯＳＦＥＴの高耐圧出力端子にむいて、外部の負
荷回路の結合容量により誘起されて発生した高電圧パル
ヌ・ノイズを吸収する素子に関する。
従来の技術
第３図に従来用いられているオープンドレイン型ＭＯ
Ｓ Ｆ Ｅ Ｔの高耐圧出力素子の一部である拡散抵抗
素子を示した。導電型半導体基板唾たはその中に形成し
たウェル拡散層１１と反対の導電型の低濃度拡散層１２
を形成し、その両端部にコンタクトをとるために、基板
またはウェル拡散層１１と反対の導電型の高濃度拡散層
１３．１４が付設されておシ、それぞれ高耐圧力出力端
子■ＯＵＴ，固定電位鳴る高電圧電源端子ｖＰＰに接続
されている。第４図はその等価回路を示したものであり
、Ｒは拡散抵抗の抵抗値である。
Ｓ Ｆ Ｅ Ｔの高耐圧出力素子の一部である拡散抵抗
素子を示した。導電型半導体基板唾たはその中に形成し
たウェル拡散層１１と反対の導電型の低濃度拡散層１２
を形成し、その両端部にコンタクトをとるために、基板
またはウェル拡散層１１と反対の導電型の高濃度拡散層
１３．１４が付設されておシ、それぞれ高耐圧力出力端
子■ＯＵＴ，固定電位鳴る高電圧電源端子ｖＰＰに接続
されている。第４図はその等価回路を示したものであり
、Ｒは拡散抵抗の抵抗値である。
３ ・＼
発明が解決しようとする課題
第３図において、ＶＯＵＴ端子１３に出力される電圧は
ｖＤＤからｖＰＰの電圧となる。ここでｖＤＤは集積回
路の電源電圧であシ、ｖＰＰは高電圧電源の電圧値であ
る。ｖＯＵＴ端子１１は外部装置、たとえば蛍光表示管
などの配線基板上の浮遊容量の影響により、隣接する別
のｖｏＵ丁端子の矩形波から、寄生的に発生するパルス
・ノイズの影響を受ける。例，ｔばＶＤＤ−５Ｖ，Ｖｐ
ｐ＝−３ｏ■で、ｖＯＵＴ端子１３は”ＰＰ電位に固定
されている場合、別のｖＯＵＴ端子が５ｖから−３０ｖ
１で動作し、矩形波を発生すると、ｖＯＵＴ端子１３に
は、理論的にはＶｏｕＴ＝ − ６ ５ Ｖ ’４での
電圧がパルス的に発生することになシ、低濃度拡散層１
２の耐圧は〜２×１ｖＰＰ−ｖＤＤ１＝７０Ｖ程度必要
となる。
ｖＤＤからｖＰＰの電圧となる。ここでｖＤＤは集積回
路の電源電圧であシ、ｖＰＰは高電圧電源の電圧値であ
る。ｖＯＵＴ端子１１は外部装置、たとえば蛍光表示管
などの配線基板上の浮遊容量の影響により、隣接する別
のｖｏＵ丁端子の矩形波から、寄生的に発生するパルス
・ノイズの影響を受ける。例，ｔばＶＤＤ−５Ｖ，Ｖｐ
ｐ＝−３ｏ■で、ｖＯＵＴ端子１３は”ＰＰ電位に固定
されている場合、別のｖＯＵＴ端子が５ｖから−３０ｖ
１で動作し、矩形波を発生すると、ｖＯＵＴ端子１３に
は、理論的にはＶｏｕＴ＝ − ６ ５ Ｖ ’４での
電圧がパルス的に発生することになシ、低濃度拡散層１
２の耐圧は〜２×１ｖＰＰ−ｖＤＤ１＝７０Ｖ程度必要
となる。
この耐圧は使用している高電圧電源の電圧値の２倍以上
となっている。微細化が進むＭＯＳ−ＬＳＩの製造技術
では、この耐圧は限界近くとなり、製造技術だけで解決
するのは困難となシつつある。
となっている。微細化が進むＭＯＳ−ＬＳＩの製造技術
では、この耐圧は限界近くとなり、製造技術だけで解決
するのは困難となシつつある。
素子耐圧が〜２×１ｖＰＰ一■ｌＯＤ１以下の素子が使
われた場合には、パルス・ノイズの影響による素子破壊
、特性変動による劣化が生じてし捷うことになる。
われた場合には、パルス・ノイズの影響による素子破壊
、特性変動による劣化が生じてし捷うことになる。
課題を解決するための手段
高耐圧出力端子で、パルス・ノイズの発生を防ぐために
は、高耐圧出力端子で発生する電位の絶対値が高電圧電
源電位の絶対値よシ大きくなった場合に、高耐圧出力端
子と高電圧電源端子間を導通させる素子、高電圧パルス
ノイズ吸収素子を従来の拡散抵抗素子と並列に設置する
ことにより可能となる。
は、高耐圧出力端子で発生する電位の絶対値が高電圧電
源電位の絶対値よシ大きくなった場合に、高耐圧出力端
子と高電圧電源端子間を導通させる素子、高電圧パルス
ノイズ吸収素子を従来の拡散抵抗素子と並列に設置する
ことにより可能となる。
作 用
本発明による高電圧パルス・ノイズ吸収素子は高耐圧出
力端子と高電圧電源端子の二つの端子をソースおよびド
レインとし、ゲートは高耐圧出力端子と接続されている
。ソーヌ訃よびドレインは導電型半導体基板１たはその
中に形成したウェルに対してｌ ｖＰＰ− ＶＤＤ Ｉ
以上の耐圧を有する構造とする。従来の拡散抵抗素子の
抵抗をＲ，本発明による高電圧パルス・ノイズ吸収素子
の抵抗をｒ，？ べ−／ 閾値電圧をＶ工とすると、素子の動作状態は１）ＶＤＤ
＞ＶＯＵＴ＞ＶＰＰ＋ＶＩ（Ｄ場合Ｂｖｄ＜ｖＰＰ−ｖ
ＤＤ ｒ ＞＞Ｒ （Ｒ；１ｏｏＫΩ） ２）ｖＯＵＴくＶＰＰ＋■■ の場合 Ｂｖｄ た○ ｒ（（Ｒ の２つの状態に分けられる。
力端子と高電圧電源端子の二つの端子をソースおよびド
レインとし、ゲートは高耐圧出力端子と接続されている
。ソーヌ訃よびドレインは導電型半導体基板１たはその
中に形成したウェルに対してｌ ｖＰＰ− ＶＤＤ Ｉ
以上の耐圧を有する構造とする。従来の拡散抵抗素子の
抵抗をＲ，本発明による高電圧パルス・ノイズ吸収素子
の抵抗をｒ，？ べ−／ 閾値電圧をＶ工とすると、素子の動作状態は１）ＶＤＤ
＞ＶＯＵＴ＞ＶＰＰ＋ＶＩ（Ｄ場合Ｂｖｄ＜ｖＰＰ−ｖ
ＤＤ ｒ ＞＞Ｒ （Ｒ；１ｏｏＫΩ） ２）ｖＯＵＴくＶＰＰ＋■■ の場合 Ｂｖｄ た○ ｒ（（Ｒ の２つの状態に分けられる。
ここでＢｖｄは高電圧パルスノイズ吸収素子のンヌ・ド
レイン間の耐圧を示し、ンーヌ・ドレインはＰ型の拡散
層の場合とした。
レイン間の耐圧を示し、ンーヌ・ドレインはＰ型の拡散
層の場合とした。
１）は高耐圧出力端子が通常の動作状態の場合であシ、
パルス・ノイズ吸収素子のソース・ドレイン間は非導通
となる。
パルス・ノイズ吸収素子のソース・ドレイン間は非導通
となる。
２）は高耐圧出力端子にｖＰＰ以下のパノレヌ・ノイズ
が発生した場合であシ、パルス・ノイズ吸収素子は導通
状態となる。
が発生した場合であシ、パルス・ノイズ吸収素子は導通
状態となる。
実施例
第１図は本発明による実施例を示したものである。導電
型半導体基板１たはその中に形成したウェル拡散層１と
反対の導電型の２つの低濃度拡散層２，３を距離Ｌ１だ
け離して設置し、その中間の領域１０に低濃度拡散Ｎ２
，３から距離Ｌ３だけ離し、長さＬ２の厚い酸化膜９を
成長させる。
型半導体基板１たはその中に形成したウェル拡散層１と
反対の導電型の２つの低濃度拡散層２，３を距離Ｌ１だ
け離して設置し、その中間の領域１０に低濃度拡散Ｎ２
，３から距離Ｌ３だけ離し、長さＬ２の厚い酸化膜９を
成長させる。
低濃度拡散層２，３の中心部には２，３と同一の導電型
の高濃度拡散層４．５を低濃度拡散層２，３からはみ出
さないように形成する。低濃度拡散層２．３の形成は高
凝度拡散層４，５の形成の後でも構わない。低濃度拡散
層２，３の中間に配した厚い酸化膜の端から高濃度拡散
層４，５にかけて、低濃度拡散層２，３の拡散深さより
浅い拡散深さをもち、低濃度拡散層２，３と同一の導電
型の低濃度拡散層６，７を形成する。低濃度拡散層２，
３の中間に配した長さＬ２の厚い酸化展上にはゲート電
極８を設置する。半導体基板中の拡散の構造はゲート電
極の中央を中心線として左右に反転対称となるような構
造とし、ゲート電極は高濃度拡散層４と接続させて、高
耐圧出力端子（ｖＯＵＴ端子）とする。他方の高濃度拡
散層５は、固定電位である高電圧電源端子（ＶＰＰ端子
）とす７ ・− ７ る、本素子が動作する閾値電圧の制闘は低濃度拡散層２
，３の距離Ｌ１，厚い酸化膜の長さＬ２．１０の領域の
表面濃度、低濃度拡散層６，７中の高濃度拡散ｊ曽４，
５の端から厚い酸化膜の端１での距離Ｌ４によって行な
う。
の高濃度拡散層４．５を低濃度拡散層２，３からはみ出
さないように形成する。低濃度拡散層２．３の形成は高
凝度拡散層４，５の形成の後でも構わない。低濃度拡散
層２，３の中間に配した厚い酸化膜の端から高濃度拡散
層４，５にかけて、低濃度拡散層２，３の拡散深さより
浅い拡散深さをもち、低濃度拡散層２，３と同一の導電
型の低濃度拡散層６，７を形成する。低濃度拡散層２，
３の中間に配した長さＬ２の厚い酸化展上にはゲート電
極８を設置する。半導体基板中の拡散の構造はゲート電
極の中央を中心線として左右に反転対称となるような構
造とし、ゲート電極は高濃度拡散層４と接続させて、高
耐圧出力端子（ｖＯＵＴ端子）とする。他方の高濃度拡
散層５は、固定電位である高電圧電源端子（ＶＰＰ端子
）とす７ ・− ７ る、本素子が動作する閾値電圧の制闘は低濃度拡散層２
，３の距離Ｌ１，厚い酸化膜の長さＬ２．１０の領域の
表面濃度、低濃度拡散層６，７中の高濃度拡散ｊ曽４，
５の端から厚い酸化膜の端１での距離Ｌ４によって行な
う。
第２図は本発叩による素子を従来の拡散抵抗、素子に並
列に付加した場合を等価回路で示したものである。
列に付加した場合を等価回路で示したものである。
発明の効果
本発明による素子を用いることにより、オープンドレイ
ン型ＭＯＳＦＥＴの高酬圧出力素子において、外部の負
荷回路からの結合容量による高電圧のパルス・ノイズを
消去することが可能となシ、高耐圧出力素子特性の安定
化，信頼性の向上が出来、ＭＯＳ−ＬＳＩの製造技術上
の制約を軽減できる。
ン型ＭＯＳＦＥＴの高酬圧出力素子において、外部の負
荷回路からの結合容量による高電圧のパルス・ノイズを
消去することが可能となシ、高耐圧出力素子特性の安定
化，信頼性の向上が出来、ＭＯＳ−ＬＳＩの製造技術上
の制約を軽減できる。
第１図は本発明によるパルス・ノイズ吸収素子の断面図
、第２図は等価回路による本発明の利用方法を示した回
路図、第３図は従来例の拡散抵抗を示した断而図、第４
図は等価回路による従来例を示した回路図である。 １・・・・・・導電型半導体基板１たはその中に形成し
たウェル拡散層、２，３・・・・・・１と反対の導電型
の低濃度拡散層、４，５・・・・・１と反苅の導電型の
高濃度拡散層、６，７・・・・・・２，３と同一の導電
型の低濃度拡散層、８・・・・・・ゲート電極、９・・
・・・・厚い酸化膜、１０・・・・・・低濃度拡散層６
．７の間の領域、１１・・・・・・導電型半導体基板１
たはその中に形成したウェル拡散層、１２・・・・・・
１１と反対の導電型の低濃度拡散層、１３．１４・・・
・・・１１と反苅の導電型の高濃度拡散層、１５・・・
・・・厚い酸化膜、Ｌ１・・・・・・低濃度拡散層２，
３の間の距離、Ｌ２・・・・・・厚い酸化膜の長さ、Ｌ
３・・・・・・厚い酸化膜の端と低濃度拡散層２，３と
の間の距離、Ｌ４・・・・・・厚い酸化膜の端と高濃度
拡散層４，５との間の距離、ｒ・・・・・・本発明によ
る素子の抵抗、Ｒ・・・・・・従来例の拡散抵抗の抵抗
、ｖＯＵＴ・・・・・高耐圧出力端子電圧，端子名、■
ＰＰ・・・・・高電圧電源端子電圧，端子名。
、第２図は等価回路による本発明の利用方法を示した回
路図、第３図は従来例の拡散抵抗を示した断而図、第４
図は等価回路による従来例を示した回路図である。 １・・・・・・導電型半導体基板１たはその中に形成し
たウェル拡散層、２，３・・・・・・１と反対の導電型
の低濃度拡散層、４，５・・・・・１と反苅の導電型の
高濃度拡散層、６，７・・・・・・２，３と同一の導電
型の低濃度拡散層、８・・・・・・ゲート電極、９・・
・・・・厚い酸化膜、１０・・・・・・低濃度拡散層６
．７の間の領域、１１・・・・・・導電型半導体基板１
たはその中に形成したウェル拡散層、１２・・・・・・
１１と反対の導電型の低濃度拡散層、１３．１４・・・
・・・１１と反苅の導電型の高濃度拡散層、１５・・・
・・・厚い酸化膜、Ｌ１・・・・・・低濃度拡散層２，
３の間の距離、Ｌ２・・・・・・厚い酸化膜の長さ、Ｌ
３・・・・・・厚い酸化膜の端と低濃度拡散層２，３と
の間の距離、Ｌ４・・・・・・厚い酸化膜の端と高濃度
拡散層４，５との間の距離、ｒ・・・・・・本発明によ
る素子の抵抗、Ｒ・・・・・・従来例の拡散抵抗の抵抗
、ｖＯＵＴ・・・・・高耐圧出力端子電圧，端子名、■
ＰＰ・・・・・高電圧電源端子電圧，端子名。
Claims (1)
- 一導電型半導体基板または、その中に形成したウェル拡
散層と反対の導電型の低濃度拡散層の領域内に、前記低
濃度拡散層と同一の導電型の高濃度拡散層を、前記低濃
度拡散層の領域外にはみださないよう設置し、前記低濃
度拡散層の端から特定の距離をおいた所に特定の長さの
厚い酸化膜を成長させ、その厚い酸化膜上にゲート電極
を形成し厚い酸化膜の端において、前記低濃度拡散層に
より近い一方の端から前記低濃度拡散層中の高濃度拡散
層にかけて、前記低濃度拡散層の拡散深さより浅い拡散
深さをもつ他の低濃度拡散層を形成し、ゲート電極の中
央を中心として反転対称の構造を有するように、ソース
、ドレイン拡散層を形成し、ソース側の高濃度拡散層と
ゲート電極を接続させて高耐圧出力端子とし、ドレイン
側の高濃度拡散層からの電極を固定電位である高電圧電
源端子とすることを特徴とする高電圧パルス・ノイズ吸
収素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153430A JP2558879B2 (ja) | 1989-06-15 | 1989-06-15 | 高電圧パルス・ノイズ吸収素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153430A JP2558879B2 (ja) | 1989-06-15 | 1989-06-15 | 高電圧パルス・ノイズ吸収素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0318226A true JPH0318226A (ja) | 1991-01-25 |
| JP2558879B2 JP2558879B2 (ja) | 1996-11-27 |
Family
ID=15562347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153430A Expired - Lifetime JP2558879B2 (ja) | 1989-06-15 | 1989-06-15 | 高電圧パルス・ノイズ吸収素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558879B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5045254A (ja) * | 1973-08-28 | 1975-04-23 |
-
1989
- 1989-06-15 JP JP1153430A patent/JP2558879B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5045254A (ja) * | 1973-08-28 | 1975-04-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2558879B2 (ja) | 1996-11-27 |
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