JPH03182946A - メモリインターフェイス - Google Patents
メモリインターフェイスInfo
- Publication number
- JPH03182946A JPH03182946A JP32224789A JP32224789A JPH03182946A JP H03182946 A JPH03182946 A JP H03182946A JP 32224789 A JP32224789 A JP 32224789A JP 32224789 A JP32224789 A JP 32224789A JP H03182946 A JPH03182946 A JP H03182946A
- Authority
- JP
- Japan
- Prior art keywords
- register
- address
- memory area
- offset
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000001351 cycling effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100045694 Caenorhabditis elegans art-1 gene Proteins 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は、特定のメモリエリア内を循環してアクセス
することができるメモリインターフェイスに関するもの
である。
することができるメモリインターフェイスに関するもの
である。
「従来の技術−１
例えば、第２図に示すように、絶対アドレスが（０５０
０）−〜（０５ＦＦ）−の範囲内の２５６バイト分のメ
モリエリアを、閉じたメモリ空間と見なし、このメモリ
空間内を循環してアクセスしようとする場合、従来は、
ソフトウェアによって間接アドレッシングを行う以外に
方法がなかった。
０）−〜（０５ＦＦ）−の範囲内の２５６バイト分のメ
モリエリアを、閉じたメモリ空間と見なし、このメモリ
空間内を循環してアクセスしようとする場合、従来は、
ソフトウェアによって間接アドレッシングを行う以外に
方法がなかった。
この場合、第３図に示すように、順次インクリメントさ
れるオフセットアドレスから（０５００）、。
れるオフセットアドレスから（０５００）、。
〜（０５ＦＦ’）−の範囲内の実効アドレスを繰り返し
算出するためのアドレス計算が必要となる。
算出するためのアドレス計算が必要となる。
「発明が解決しようとする課題」
しかしながら、上述したソフトウェアによる間接アドレ
ッシングによって特定のメモリエリア内を循環してアク
セスしていたのては、多くのステップを実行しなければ
ならず、ソフトウェア側の負担が重くなるという問題が
あった。
ッシングによって特定のメモリエリア内を循環してアク
セスしていたのては、多くのステップを実行しなければ
ならず、ソフトウェア側の負担が重くなるという問題が
あった。
この発明は上述した事情に鑑みてなされたもので、ソフ
トウェアに依存することなく、特定のメモリエリア内を
循環してアクセスすることができるメモリインターフェ
イスを提供することを目的としている。
トウェアに依存することなく、特定のメモリエリア内を
循環してアクセスすることができるメモリインターフェ
イスを提供することを目的としている。
「課題を解決するための手段」
この発明は、特定のメモリエリアの先頭アドレスをベー
スアドレスとして格納するベースレジスタと、任意のオ
フセットアドレスを格納するオフセットレジスタと、前
記メモリエリアのアクセス可能範囲を示す値を格納する
マスクレジスタと、前記オフセットレジスタ内に格納さ
れた値の各ビットと前記マスクレジスタ内に格納された
値の各ビットの論理積を得る論理積手段と、前記論理積
手段によって得られた値を前記ベースアドレスに加算し
て実効アドレスとして出力する加算手段とを具備するこ
とを特徴としている。
スアドレスとして格納するベースレジスタと、任意のオ
フセットアドレスを格納するオフセットレジスタと、前
記メモリエリアのアクセス可能範囲を示す値を格納する
マスクレジスタと、前記オフセットレジスタ内に格納さ
れた値の各ビットと前記マスクレジスタ内に格納された
値の各ビットの論理積を得る論理積手段と、前記論理積
手段によって得られた値を前記ベースアドレスに加算し
て実効アドレスとして出力する加算手段とを具備するこ
とを特徴としている。
「作用−１
上述した構成によれば、オフセットレジスタ内に格納さ
れるオフセットアドレスが順次インクリメントされると
、その値の各ビットとマスクレジスタ内に格納された値
の各ビットの論理積が取られ、すなわち、順次インクリ
メントされるオフセットアドレスの内、特定のメモリエ
リアのアクセス可能範囲以外のビットが無効とされ、そ
して、このアクセス可能範囲内とされた値がベースアド
レスに加算されて実効アドレスが得られる。
れるオフセットアドレスが順次インクリメントされると
、その値の各ビットとマスクレジスタ内に格納された値
の各ビットの論理積が取られ、すなわち、順次インクリ
メントされるオフセットアドレスの内、特定のメモリエ
リアのアクセス可能範囲以外のビットが無効とされ、そ
して、このアクセス可能範囲内とされた値がベースアド
レスに加算されて実効アドレスが得られる。
「実施例」
以下、図面を参照し、この発明の詳細な説明する。
第１図はこの発明の一実施例の構成を示す図である。こ
の図において、１は特定のメモリエリアの先頭アドレス
をベースアドレスとして格納する１６ビツトのベースレ
ジスタ、２は任意のオフセットアドレスを格納する１６
ビツトのオフセットレジスタ、３は特定のメモリエリア
のアクセス可能範囲を示す値を格納する１６ビツトのマ
スクレジスタである。また、４はオフセットレジスタ２
内に格納された１６ビツトの値の各ビットと、マスクレ
ジスタ３内に格納された１６ビツトの値の各ビットの論
理積を得るアンドゲート、５はアンドゲート４によって
得られた値を、ベースレジスタ１内に格納されたベース
アドレスに加算して実効アドレスとして出力する加算器
である。
の図において、１は特定のメモリエリアの先頭アドレス
をベースアドレスとして格納する１６ビツトのベースレ
ジスタ、２は任意のオフセットアドレスを格納する１６
ビツトのオフセットレジスタ、３は特定のメモリエリア
のアクセス可能範囲を示す値を格納する１６ビツトのマ
スクレジスタである。また、４はオフセットレジスタ２
内に格納された１６ビツトの値の各ビットと、マスクレ
ジスタ３内に格納された１６ビツトの値の各ビットの論
理積を得るアンドゲート、５はアンドゲート４によって
得られた値を、ベースレジスタ１内に格納されたベース
アドレスに加算して実効アドレスとして出力する加算器
である。
以上の構成において、第２図に示すように、絶対アドレ
スが（０５００）−〜（０５Ｆ’Ｆ’）−の範囲内の２
５６バイト分のメモリエリアを循環してアクセスしよう
とする場合、ベースレジスタ■にメモリエリアの先頭ア
ドレスである（０５００）−を格納し、マスクレジスタ
３にメモリエリアのアクセス可能範囲を示す（ＯＯＦＦ
’）＝を格納しておけば、後は、第３図に示すように、
オフセットレジスタ２内のオフセットアドレスを順次イ
ンクリメントするだけで、アンドゲート４によってオフ
セットアドレスの上位８ビツトが無効とされ、加算器５
から、（０５００）、、〜（０５ＦＦ’）＝の範囲内の
実効アドレスが繰り返し出力される。
スが（０５００）−〜（０５Ｆ’Ｆ’）−の範囲内の２
５６バイト分のメモリエリアを循環してアクセスしよう
とする場合、ベースレジスタ■にメモリエリアの先頭ア
ドレスである（０５００）−を格納し、マスクレジスタ
３にメモリエリアのアクセス可能範囲を示す（ＯＯＦＦ
’）＝を格納しておけば、後は、第３図に示すように、
オフセットレジスタ２内のオフセットアドレスを順次イ
ンクリメントするだけで、アンドゲート４によってオフ
セットアドレスの上位８ビツトが無効とされ、加算器５
から、（０５００）、、〜（０５ＦＦ’）＝の範囲内の
実効アドレスが繰り返し出力される。
「発明の効果」
以上説明したように、この発明によれば、オフ５
セットレジスタ内に格納されるオフセットアドレスを順
次インクリメントするだけで、その値の各ビットとマス
クレジスタ内に格納された値の各ビットの論理積が取ら
れ、すなわち、順次インクリメントされるオフセットア
ドレスの内、−特定のメモリエリアのアクセス可能範囲
以外のビットが無効とされ、そして、このアクセス可能
範囲内とされた値がベースアドレスに加算されて実効ア
ドレスが得られるようにしたので、従来のようにソフト
ウェアに依存することなく、特定のメモリエリア内を循
環してアクセスすることができ、ソフトウェア側の負担
を軽減することができる。また、任意の閉じたメモリ空
間を設定することができるので、プログラムが簡略化さ
れ、ディジタル信号処理等のフィルタ演算が容易となり
、さらにマスクレジスタ内に格納する値により、種々の
変則的なアドレッシングが可能になる等の効果が得られ
る。
次インクリメントするだけで、その値の各ビットとマス
クレジスタ内に格納された値の各ビットの論理積が取ら
れ、すなわち、順次インクリメントされるオフセットア
ドレスの内、−特定のメモリエリアのアクセス可能範囲
以外のビットが無効とされ、そして、このアクセス可能
範囲内とされた値がベースアドレスに加算されて実効ア
ドレスが得られるようにしたので、従来のようにソフト
ウェアに依存することなく、特定のメモリエリア内を循
環してアクセスすることができ、ソフトウェア側の負担
を軽減することができる。また、任意の閉じたメモリ空
間を設定することができるので、プログラムが簡略化さ
れ、ディジタル信号処理等のフィルタ演算が容易となり
、さらにマスクレジスタ内に格納する値により、種々の
変則的なアドレッシングが可能になる等の効果が得られ
る。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図は特定のメモリエリア内を循環してアクセスする
場合の概念図、第３図は同循環してアクセスする場合の
オフセットアドレスと実効アドレスの関係を示す図であ
る。 ベースレジスタ、 オフセットレジスタ、 マスクレジスタ、 アンドゲート（論理積手段）、 加算器（加算手段）。
第２図は特定のメモリエリア内を循環してアクセスする
場合の概念図、第３図は同循環してアクセスする場合の
オフセットアドレスと実効アドレスの関係を示す図であ
る。 ベースレジスタ、 オフセットレジスタ、 マスクレジスタ、 アンドゲート（論理積手段）、 加算器（加算手段）。
Claims (1)
- 【特許請求の範囲】 特定のメモリエリアの先頭アドレスをベースアドレスと
して格納するベースレジスタと、 任意のオフセットアドレスを格納するオフセットレジス
タと、 前記メモリエリアのアクセス可能範囲を示す値を格納す
るマスクレジスタと、 前記オフセットレジスタ内に格納された値の各ビットと
前記マスクレジスタ内に格納された値の各ビットの論理
積を得る論理積手段と、 前記論理積手段によって得られた値を前記ベースアドレ
スに加算して実効アドレスとして出力する加算手段と、 を具備することを特徴とするメモリインターフェイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32224789A JPH03182946A (ja) | 1989-12-12 | 1989-12-12 | メモリインターフェイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32224789A JPH03182946A (ja) | 1989-12-12 | 1989-12-12 | メモリインターフェイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03182946A true JPH03182946A (ja) | 1991-08-08 |
Family
ID=18141546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32224789A Pending JPH03182946A (ja) | 1989-12-12 | 1989-12-12 | メモリインターフェイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03182946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008102694A (ja) * | 2006-10-18 | 2008-05-01 | Futaba Corp | 出力表示機器 |
-
1989
- 1989-12-12 JP JP32224789A patent/JPH03182946A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008102694A (ja) * | 2006-10-18 | 2008-05-01 | Futaba Corp | 出力表示機器 |
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