JPH03184361A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03184361A JPH03184361A JP32151389A JP32151389A JPH03184361A JP H03184361 A JPH03184361 A JP H03184361A JP 32151389 A JP32151389 A JP 32151389A JP 32151389 A JP32151389 A JP 32151389A JP H03184361 A JPH03184361 A JP H03184361A
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- JP
- Japan
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- forming
- semiconductor substrate
- insulating film
- insulation film
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関する。
（従来の技術）
半導体装置の製造方法で、たとえばメモリーにコンタク
トホールを形成して電極引き出しを行う方法は、従来、
第２図に示すようなものが知られている。以下、第２図
を参照して従来技術による半導体装置の製造方法につい
て説明する。
トホールを形成して電極引き出しを行う方法は、従来、
第２図に示すようなものが知られている。以下、第２図
を参照して従来技術による半導体装置の製造方法につい
て説明する。
まず、半導体基板２０表面にＢ＋を打ち込み拡散領域２
１を形成する。次に、選択酸化法で半導体基板２０上に
素子分離領域２４を形成する。その後、半導体基板２０
上に絶縁膜２２を形成し、絶縁膜２２上にゲート電極層
を堆積する。そして、絶縁膜２２とゲート電極層とをパ
ターニングし、ゲート電極２３を形成する（第２図（ａ
））。
１を形成する。次に、選択酸化法で半導体基板２０上に
素子分離領域２４を形成する。その後、半導体基板２０
上に絶縁膜２２を形成し、絶縁膜２２上にゲート電極層
を堆積する。そして、絶縁膜２２とゲート電極層とをパ
ターニングし、ゲート電極２３を形成する（第２図（ａ
））。
次に、半導体基板２ｏ上に絶縁膜２５を形成し、リソグ
ラフィー技術によりホールを形成し、その後、ドライエ
ツチングによりコンタクトホールを形成する（第２図（
ｂ））。
ラフィー技術によりホールを形成し、その後、ドライエ
ツチングによりコンタクトホールを形成する（第２図（
ｂ））。
最後に、絶縁膜２５と半導体基板２ｏ上に金属配線２６
を設ける（第２図（Ｃ〉）。
を設ける（第２図（Ｃ〉）。
この方法をとると、第２図（ｂ）に示したようにゲート
電！！１ｉ２３の一部が絶縁膜２５から露出し、金属配
線２６と接触する危険性があり、量産化におけるプロセ
スマージンが微細化されるにつれ厳しくなるという欠点
があった。
電！！１ｉ２３の一部が絶縁膜２５から露出し、金属配
線２６と接触する危険性があり、量産化におけるプロセ
スマージンが微細化されるにつれ厳しくなるという欠点
があった。
（発明が解決しようとする課題）
このように、半導体基板上に電極を形成後、絶縁膜を堆
積させリソグラフィー技術によりホールを形成し、ドラ
イエツチングによりコンタクトホールを形成するため、
電極の一部が絶縁膜から露出し、絶縁膜上と半導体基板
上とに行う金属配線と接触する危険性があり、量産化に
おけるプロセスマージンが微細化されるにつれ困難にな
るという問題があった。
積させリソグラフィー技術によりホールを形成し、ドラ
イエツチングによりコンタクトホールを形成するため、
電極の一部が絶縁膜から露出し、絶縁膜上と半導体基板
上とに行う金属配線と接触する危険性があり、量産化に
おけるプロセスマージンが微細化されるにつれ困難にな
るという問題があった。
本発明は、以上の点に鑑み、電極と金属配線との接触を
防止することを目的とする半導体装置の製造方法を提供
することにある。
防止することを目的とする半導体装置の製造方法を提供
することにある。
［発明の構成］
（課題を解決するための手段）
本発明による半導体装置の製造方法は、半導体基板表面
に拡散領域を形成する工程と、この半導体基板上に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に電極
層を形成する工程と、前記第１の絶縁膜と前記電極層と
をパターニングする工程と、前記半導体基板上に第２の
絶縁膜を形成する工程と、前記第２の絶縁膜をエツチン
グし前記拡散領域上にコンタクトホールを形成する工程
と、前記第２の絶縁膜及び前記半導体基板上に第３の絶
縁膜を形成する工程と、前記第３の絶縁膜に異方性エツ
チングし前記半導体基板を露出させる工程と、前記第３
の絶縁膜及び前記半導体基板上に金属配線を形成する工
程を備えたことを特徴とする。
に拡散領域を形成する工程と、この半導体基板上に第１
の絶縁膜を形成する工程と、前記第１の絶縁膜上に電極
層を形成する工程と、前記第１の絶縁膜と前記電極層と
をパターニングする工程と、前記半導体基板上に第２の
絶縁膜を形成する工程と、前記第２の絶縁膜をエツチン
グし前記拡散領域上にコンタクトホールを形成する工程
と、前記第２の絶縁膜及び前記半導体基板上に第３の絶
縁膜を形成する工程と、前記第３の絶縁膜に異方性エツ
チングし前記半導体基板を露出させる工程と、前記第３
の絶縁膜及び前記半導体基板上に金属配線を形成する工
程を備えたことを特徴とする。
（作用）
この製造方法では、半導体基板上の絶縁膜にコンタクト
ホール形成後、電極が絶縁膜から露出している場合に、
新たな絶縁膜を形成することが、その上から行う金属配
線と電極との接触を防止する。
ホール形成後、電極が絶縁膜から露出している場合に、
新たな絶縁膜を形成することが、その上から行う金属配
線と電極との接触を防止する。
（実施例）
以下、本発明の実施例を第１図を参照して説明する。
第１図は本発明に係わる半導体装置の製造方法を工程順
に示した断面図である。
に示した断面図である。
まず、半導体基板１０表面にＢ を打ち込み、拡散領域
１１を形成する。次に、半導体基板１０上に選択酸化法
で素子分離領域１４を形成する。
１１を形成する。次に、半導体基板１０上に選択酸化法
で素子分離領域１４を形成する。
その後半導体基板１０上に膜厚１６０人の絶縁膜１２を
形成する。そして、ＣＶＤ法により絶縁膜１２上に膜厚
３５００Åのゲート電極層を堆積する。
形成する。そして、ＣＶＤ法により絶縁膜１２上に膜厚
３５００Åのゲート電極層を堆積する。
そして、絶縁膜１２とゲート電極層とをパターニングし
、ゲート電極１３を形成する（第１図（ａ））。
、ゲート電極１３を形成する（第１図（ａ））。
次に、ＣＶＤ法により、絶縁膜１２上とゲート電極１３
上と半導体基板１０上とに膜厚１００００ÅのＢＰＳＧ
（ホウ素−リンケイ酸ガラス）絶縁膜１５を堆積する
。その後、パターニングによりホールを形成する（第１
図（ｂ））。
上と半導体基板１０上とに膜厚１００００ÅのＢＰＳＧ
（ホウ素−リンケイ酸ガラス）絶縁膜１５を堆積する
。その後、パターニングによりホールを形成する（第１
図（ｂ））。
次に、絶縁膜１５上に、ＣＶＤ法により膜厚５００λの
絶縁膜１７を形成する（第１図（Ｃ））。
絶縁膜１７を形成する（第１図（Ｃ））。
その後、全面アロイ処理を行い、ドライエツチング（主
にＲＩＥ）により主にコンタクトホール側面に絶縁膜１
７が残るように方向性のあるエツチングを行い絶縁膜１
７′を形成する（第１図（ｄ））。
にＲＩＥ）により主にコンタクトホール側面に絶縁膜１
７が残るように方向性のあるエツチングを行い絶縁膜１
７′を形成する（第１図（ｄ））。
その後、絶縁膜１５上と絶縁膜１７′上と半導体基板１
０上とに金属配線１６を設ける（第１図（ｅ〉）。
０上とに金属配線１６を設ける（第１図（ｅ〉）。
本実施例によれば、絶縁膜１５を形成する時に、ゲート
電極１３が露出し、その上から金属配線１６を行う場合
に、絶縁Ｈ１７′を形成することにより、ゲート電極１
３と金属配線１６とが接触することを防ぎ、量産化時の
プロセスマージンを向上できる。
電極１３が露出し、その上から金属配線１６を行う場合
に、絶縁Ｈ１７′を形成することにより、ゲート電極１
３と金属配線１６とが接触することを防ぎ、量産化時の
プロセスマージンを向上できる。
なお、絶縁膜１７′はＣＶＤ法により形成するため、精
度のよい膜厚の制御が可能であり、微細化していく場合
に従来困難であったコンタクトホールのホール幅を１．
２μｍより小さい幅で形成することが可能となった。
度のよい膜厚の制御が可能であり、微細化していく場合
に従来困難であったコンタクトホールのホール幅を１．
２μｍより小さい幅で形成することが可能となった。
［発明の効果］
以上の通り、本発明の製造方法を用いることによって、
半導体基板上に電極を形成後、絶縁膜を堆積させ、リソ
グラフィー技術によりホールを形成する時に、電極と金
属配線との接触を防止することができる。
半導体基板上に電極を形成後、絶縁膜を堆積させ、リソ
グラフィー技術によりホールを形成する時に、電極と金
属配線との接触を防止することができる。
第１図は本発明の実施例に係わる半導体装置の製造方法
を工程順に示した断面図、第２図は従来技術による半導
体装置の製造方法を工程順に示した断面図である。 １１．２１・・・半導体基板。 １２．１５．１７．１７’、２２．２５・・・絶縁膜。 １３．２３・・・ゲート電極。 １４．２４・・・素子分離領域。 １６．２６・・・金属配線。
を工程順に示した断面図、第２図は従来技術による半導
体装置の製造方法を工程順に示した断面図である。 １１．２１・・・半導体基板。 １２．１５．１７．１７’、２２．２５・・・絶縁膜。 １３．２３・・・ゲート電極。 １４．２４・・・素子分離領域。 １６．２６・・・金属配線。
Claims (1)
- 半導体基板表面に拡散領域を形成する工程と、この半導
体基板上に第１の絶縁膜を形成する工程と、前記第１の
絶縁膜上に電極層を形成する工程と、前記第１の絶縁膜
及び前記電極層をパターニングする工程と、前記半導体
基板上に第２の絶縁膜を形成する工程と、前記第２の絶
縁膜をエッチングし前記拡散領域上にコンタクトホール
を形成する工程と、前記第２の絶縁膜及び前記半導体基
板上に第３の絶縁膜を形成する工程と、前記第３の絶縁
膜に異方性エッチングし前記半導体基板を露出させる工
程と、前記第３の絶縁膜及び前記半導体基板上に金属配
線を形成する工程を備えたことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32151389A JPH03184361A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32151389A JPH03184361A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03184361A true JPH03184361A (ja) | 1991-08-12 |
Family
ID=18133407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32151389A Pending JPH03184361A (ja) | 1989-12-13 | 1989-12-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03184361A (ja) |
-
1989
- 1989-12-13 JP JP32151389A patent/JPH03184361A/ja active Pending
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