JPH03185527A - マイクロ・プロセッサ - Google Patents
マイクロ・プロセッサInfo
- Publication number
- JPH03185527A JPH03185527A JP1325099A JP32509989A JPH03185527A JP H03185527 A JPH03185527 A JP H03185527A JP 1325099 A JP1325099 A JP 1325099A JP 32509989 A JP32509989 A JP 32509989A JP H03185527 A JPH03185527 A JP H03185527A
- Authority
- JP
- Japan
- Prior art keywords
- register
- external bus
- microprocessor
- address
- bus master
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000012905 input function Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロ・プロセッサに関し、特に複数のバス
マスタ構成時のメモリ内容の書き換えを行なうマイクロ
・プロセッサに関する。
マスタ構成時のメモリ内容の書き換えを行なうマイクロ
・プロセッサに関する。
従来、この種のマイクロ・プロセッサは、外部バスマス
タ、すなわちメモリやＩｌｏに対してアクセスできるプ
ロセッサでＤＭＡコントローラ等を用いる場合、外部バ
スマスタによるメモリへの書き込みから生じるメモリ内
容の変化を認識できない構造になっている。
タ、すなわちメモリやＩｌｏに対してアクセスできるプ
ロセッサでＤＭＡコントローラ等を用いる場合、外部バ
スマスタによるメモリへの書き込みから生じるメモリ内
容の変化を認識できない構造になっている。
上述した従来のマイクロ・プロセッサは、外部バス・マ
スクによりメモリ内容を書き換えられても、それを認識
する手段がない。従って、スタック領域などを書き換え
られた場合、プログラム暴走の可能性があるという欠点
がある。
スクによりメモリ内容を書き換えられても、それを認識
する手段がない。従って、スタック領域などを書き換え
られた場合、プログラム暴走の可能性があるという欠点
がある。
また、このためプログラマはマイクロ・プロセッサを含
く複数のバスマスタ間で相互の動作領域を制御しなけれ
ばならず、ソフトウェア設計者の負担が大きいという欠
点がある。
く複数のバスマスタ間で相互の動作領域を制御しなけれ
ばならず、ソフトウェア設計者の負担が大きいという欠
点がある。
本発明の目的は、かかるメモリの特定領域の内容を変更
した際のプログラムの暴走を防ぐとともに、ソフトウェ
ア設計の負担を軽減することできるマイクロ・プロセッ
サを提供することにある。
した際のプログラムの暴走を防ぐとともに、ソフトウェ
ア設計の負担を軽減することできるマイクロ・プロセッ
サを提供することにある。
本発明のマイクロ・プロセッサは、外部記憶装置の特定
アドレス情報を格納するレジスタと、前記レジスタおよ
びアドレスバスに接続され各種の制御を行なうプロセッ
サ部と、前記アドレスバスから入力した任意のアドレス
情報および前記レジスタに格納されている情報を比較し
且つ一致しているときにメモリライト信号の制御に基づ
き割り込み要求信号を前記プロセッサ部に対して送出す
る比較回路とを有して構成される。
アドレス情報を格納するレジスタと、前記レジスタおよ
びアドレスバスに接続され各種の制御を行なうプロセッ
サ部と、前記アドレスバスから入力した任意のアドレス
情報および前記レジスタに格納されている情報を比較し
且つ一致しているときにメモリライト信号の制御に基づ
き割り込み要求信号を前記プロセッサ部に対して送出す
る比較回路とを有して構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すマイクロ・プロセ
ッサのブロック図である。
ッサのブロック図である。
第１図に示すように、本実施例は従来のマイクロ・プロ
セッサに担当するマイクロ・プロセッサ部ｌと、外部記
憶装置（図示省略〉やマイクロプロセッサ部１に接続さ
れたアドレスバス２と、外部記憶装置の特定アドレス情
報を格納するレジスタ３と、アドレスバス２から入力し
た任意のアドレス情報およびレジスタ３に格納されてい
る情報を比較する比較回路４と外部バスマスタ（図示省
略〉から送出されるメモリライト信号およびマイクロ・
プロセッサ部１からのバス使用許可信号のアンドをとる
アンド回路７とを有している。
セッサに担当するマイクロ・プロセッサ部ｌと、外部記
憶装置（図示省略〉やマイクロプロセッサ部１に接続さ
れたアドレスバス２と、外部記憶装置の特定アドレス情
報を格納するレジスタ３と、アドレスバス２から入力し
た任意のアドレス情報およびレジスタ３に格納されてい
る情報を比較する比較回路４と外部バスマスタ（図示省
略〉から送出されるメモリライト信号およびマイクロ・
プロセッサ部１からのバス使用許可信号のアンドをとる
アンド回路７とを有している。
かかるマイクロ・プロセッサにおいて、マイクロ・プロ
セッサ部よりアドレスを出力するアドレスバス２は外部
バスマスタからの入力機能も有しており、外部バスマス
タよりの入力は比較回路４に転送される。この比較回路
４には、特定のアドレス情報を記憶するレジスタ３の値
も入力されており、外部バスマスタによるメモリライト
信号５とマイクロ・プロセッサ部１から外部バスマスタ
に対するバス使用許可信号６の両者がアクティブになっ
た時のみ動作するようになっている。この外部バスマス
タによるアドレスとレジスタ３の値とが一致した場合、
比較回路４の出力としてマイクロ・プロセッサ部１へ割
込信号８が出力される。すなわち、本実施例においては
、外部バスマスタがメモリに対し書き込みを行う際にそ
のアドレスと予めレジスタ３に設定しておいた値を比較
することにより、割込信号８を発生する。従って、プロ
グラムの暴走も起ることなく、しかも外部バスマスタ間
で相互の動作領域を制御することもないので、ソフトウ
ェア設計の負担も少なくて済む。
セッサ部よりアドレスを出力するアドレスバス２は外部
バスマスタからの入力機能も有しており、外部バスマス
タよりの入力は比較回路４に転送される。この比較回路
４には、特定のアドレス情報を記憶するレジスタ３の値
も入力されており、外部バスマスタによるメモリライト
信号５とマイクロ・プロセッサ部１から外部バスマスタ
に対するバス使用許可信号６の両者がアクティブになっ
た時のみ動作するようになっている。この外部バスマス
タによるアドレスとレジスタ３の値とが一致した場合、
比較回路４の出力としてマイクロ・プロセッサ部１へ割
込信号８が出力される。すなわち、本実施例においては
、外部バスマスタがメモリに対し書き込みを行う際にそ
のアドレスと予めレジスタ３に設定しておいた値を比較
することにより、割込信号８を発生する。従って、プロ
グラムの暴走も起ることなく、しかも外部バスマスタ間
で相互の動作領域を制御することもないので、ソフトウ
ェア設計の負担も少なくて済む。
第２図は本発明の第二の実施例を示すマイクロ・プロセ
ッサのブロック図である。
ッサのブロック図である。
第２図に示すように、本実施例は外部バスマスタがメモ
リに書み込みを行う際、メモリライト信号５がアクティ
ブとなり、予め設定しておいた一つ以上のレジスタ９の
値とアドレスバス２からアドレス値とし比較回路４で比
較し、一致するものが一つでもある場合は、割り込み信
号を発生させ、割り込みタイプとしてレジスタ１０に予
じめ設定しておいた割り込みタイプの割り込みを発生さ
せるものである。
リに書み込みを行う際、メモリライト信号５がアクティ
ブとなり、予め設定しておいた一つ以上のレジスタ９の
値とアドレスバス２からアドレス値とし比較回路４で比
較し、一致するものが一つでもある場合は、割り込み信
号を発生させ、割り込みタイプとしてレジスタ１０に予
じめ設定しておいた割り込みタイプの割り込みを発生さ
せるものである。
本実施例によれば、各レジスタに割り込みタイプをもつ
ため、書き込みアドレスに応じて割り込み処理を換える
ことができるという利点がある。
ため、書き込みアドレスに応じて割り込み処理を換える
ことができるという利点がある。
以上説明したように、本発明のマイクロ・プロセッサは
、外部バスマスタからソフトウェアによって自由に設定
できるメモリの特定領域の内容を変更した際に割込みを
生じることにより、わずかなハードウェアの追加でプロ
グラムの暴走を防ぐことができ、しかも、ソフトウェハ
設計者の負担を軽減することができるという効果がある
。
、外部バスマスタからソフトウェアによって自由に設定
できるメモリの特定領域の内容を変更した際に割込みを
生じることにより、わずかなハードウェアの追加でプロ
グラムの暴走を防ぐことができ、しかも、ソフトウェハ
設計者の負担を軽減することができるという効果がある
。
第１図は本発明の第一の実施例を示すマイクロ・プロセ
ッサのブロック図、第２図は本発明の第二の実施例を示
すマイクロ・プロセッサのブロック図である。 １・・・マイクロプロセッサ部、２・・・アドレスバス
、３・・・レジスタ、４・・・比較回路、５・・・メモ
リライト信号、６・・・バス使用許可信号、７・・・ア
ンド回路、 ８・・・割込信号、 ９・・・レジスタ （アドレス 部） Ｏ・・・レジスタ （割込タイプ部〉
ッサのブロック図、第２図は本発明の第二の実施例を示
すマイクロ・プロセッサのブロック図である。 １・・・マイクロプロセッサ部、２・・・アドレスバス
、３・・・レジスタ、４・・・比較回路、５・・・メモ
リライト信号、６・・・バス使用許可信号、７・・・ア
ンド回路、 ８・・・割込信号、 ９・・・レジスタ （アドレス 部） Ｏ・・・レジスタ （割込タイプ部〉
Claims (1)
- 外部記憶装置の特定アドレス情報を格納するレジスタと
、前記レジスタおよびアドレスバスに接続され各種の制
御を行なうプロセッサ部と、前記アドレスバスから入力
した任意のアドレス情報および前記レジスタに格納され
ている情報を比較し且つ一致しているときにメモリライ
ト信号の制御に基づき割り込み要求信号を前記プロセッ
サ部に対して送出する比較回路とを有することを特徴と
するマイクロ・プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325099A JPH03185527A (ja) | 1989-12-14 | 1989-12-14 | マイクロ・プロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1325099A JPH03185527A (ja) | 1989-12-14 | 1989-12-14 | マイクロ・プロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185527A true JPH03185527A (ja) | 1991-08-13 |
Family
ID=18173127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1325099A Pending JPH03185527A (ja) | 1989-12-14 | 1989-12-14 | マイクロ・プロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185527A (ja) |
-
1989
- 1989-12-14 JP JP1325099A patent/JPH03185527A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100344132B1 (ko) | 컴퓨터 메모리 인터페이스용 장치와, 휴대용 이동 컴퓨터와 그 컴퓨터에서의 프로그램 명령 페치 및 데이타 기록/판독 요청 수행 방법 | |
| EP0443557B1 (en) | Interrupt controller capable of realizing interrupt nesting function | |
| JPH03185527A (ja) | マイクロ・プロセッサ | |
| JP2797760B2 (ja) | 並列処理コンピュータシステム | |
| US5561818A (en) | Microprocessor and data processing system for data transfer using a register file | |
| JP3205992B2 (ja) | ダイレクト・メモリ・アクセス転送制御装置 | |
| JP3206013B2 (ja) | ダイレクト・メモリ・アクセス転送制御装置 | |
| JPH01201751A (ja) | メモリー保護装置 | |
| JPS63184848A (ja) | マイクロプロセツサ | |
| JP2869658B2 (ja) | 論理演算方式 | |
| JPH03113548A (ja) | 拡張メモリ制御装置 | |
| JPH0333934A (ja) | レジスタ退避復帰方式 | |
| JPH06231072A (ja) | マイクロコンピュータ | |
| JPS6341962A (ja) | プログラム制御装置 | |
| EP0503390A1 (en) | Microcomputer having direct memory access mode | |
| JPH03127126A (ja) | 情報処理装置 | |
| JPH039431A (ja) | 割込み処理方式 | |
| JPH0322073A (ja) | データ転送制御装置 | |
| JPH0782447B2 (ja) | Ｄｍａデータ転送制御装置 | |
| JPS6126091B2 (ja) | ||
| JPH02135554A (ja) | メモリアクセス制御装置 | |
| JPH0337750A (ja) | プロセッサ周辺機能装置 | |
| Mouri et al. | The design and implementation of the lavender micro kernel | |
| JPH01287762A (ja) | 共有メモリデータ保護方法 | |
| JPH03273349A (ja) | アクセス制御方式 |