JPH03185748A - 誘電体分離基板の製造方法 - Google Patents
誘電体分離基板の製造方法Info
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- JPH03185748A JPH03185748A JP32510489A JP32510489A JPH03185748A JP H03185748 A JPH03185748 A JP H03185748A JP 32510489 A JP32510489 A JP 32510489A JP 32510489 A JP32510489 A JP 32510489A JP H03185748 A JPH03185748 A JP H03185748A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は誘電体分離基板の製造方法に関し、特に誘電体
分離基板の反りを小さく抑えることができ製造コストも
低減することができる誘電体分離基板の製造方法に関す
る。
分離基板の反りを小さく抑えることができ製造コストも
低減することができる誘電体分離基板の製造方法に関す
る。
従来、この種の誘電体分離基板は、第３図（ａ）に示す
ように、結晶方位（１００）を有した単結晶シリコン基
板（以下（１００）Ｓｉ基板と記す）２を異方性エツチ
ングし、第３図（ｂ）に示すように、素子分離用の酸化
膜（以下分離膜と記す〉４を形成した後、第３図（Ｃ）
に示すように、気相成長法により、堆積された多結晶シ
リコン（以下多結晶Ｓｉと記す〉６を数百μｍ堆積させ
、それを支持基板とし、第３図（ｄ）に示すように、＜
１００）Ｓｉ基板側２がら第３図（ｃ）のＤ−Ｄ’面、
堆積された多結晶Ｓｉ６側がらＣＣ′面まで研削、研磨
により除去し、（１００）Ｓｉ基板による素子形成領域
９を形成するのが−膜内な製造方法である。
ように、結晶方位（１００）を有した単結晶シリコン基
板（以下（１００）Ｓｉ基板と記す）２を異方性エツチ
ングし、第３図（ｂ）に示すように、素子分離用の酸化
膜（以下分離膜と記す〉４を形成した後、第３図（Ｃ）
に示すように、気相成長法により、堆積された多結晶シ
リコン（以下多結晶Ｓｉと記す〉６を数百μｍ堆積させ
、それを支持基板とし、第３図（ｄ）に示すように、＜
１００）Ｓｉ基板側２がら第３図（ｃ）のＤ−Ｄ’面、
堆積された多結晶Ｓｉ６側がらＣＣ′面まで研削、研磨
により除去し、（１００）Ｓｉ基板による素子形成領域
９を形成するのが−膜内な製造方法である。
従来、一般の誘電体分離基板の製造方法は、（１００）
Ｓｔ基板を酸化膜等をマスクとし、素子形成領域外を異
方性エツチングし、酸化膜等の分離膜を形成する。次に
、分離股上に気相成長法によりＳｉを数百μｍｋｖ、積
させ支持基板とする。
Ｓｔ基板を酸化膜等をマスクとし、素子形成領域外を異
方性エツチングし、酸化膜等の分離膜を形成する。次に
、分離股上に気相成長法によりＳｉを数百μｍｋｖ、積
させ支持基板とする。
このとき、当該支持基板は多結晶Ｓｔとなるが数百μｍ
堆積させるには、非常に長い時間と多量の成長ガス〈例
えば５ｉＨＣｆｆ１３）が必要になるという欠点がある
。
堆積させるには、非常に長い時間と多量の成長ガス〈例
えば５ｉＨＣｆｆ１３）が必要になるという欠点がある
。
また、（１００）Ｓｔ基板と多結晶Ｓｉでは熱膨張係数
が異るため大きな反りを発生させるという欠点もある。
が異るため大きな反りを発生させるという欠点もある。
本発明の目的は、短時間、少量の成長ガスで反りのない
誘電体分離基板が得られる誘電体分離基板の製造方法を
提供することにある。
誘電体分離基板が得られる誘電体分離基板の製造方法を
提供することにある。
本発明は、結晶方位（１００）を有した単結晶シリコン
基板を用いた誘電体分離基板の製造方法において、サイ
リスタやトランジスタを含む素子を形成させる領域を異
方性エツチングし前記素子分離用の酸化膜を形成する工
程と、該酸化膜の一部を除去し前記単結晶シリコン基板
を露出させる工程と、該単結晶シリコン基板の一部を露
出させた面上に気相成長法によりシリコンを成長させア
ニールにより単結晶化する工程と、前記素子形成領域に
、更に、単結晶シリコンを気相成長により形成し堆積し
た該単結晶シリコンの一部を研削。
基板を用いた誘電体分離基板の製造方法において、サイ
リスタやトランジスタを含む素子を形成させる領域を異
方性エツチングし前記素子分離用の酸化膜を形成する工
程と、該酸化膜の一部を除去し前記単結晶シリコン基板
を露出させる工程と、該単結晶シリコン基板の一部を露
出させた面上に気相成長法によりシリコンを成長させア
ニールにより単結晶化する工程と、前記素子形成領域に
、更に、単結晶シリコンを気相成長により形成し堆積し
た該単結晶シリコンの一部を研削。
研磨により除去し素子分離領域を形成する工程とを含ん
で構成されている。
で構成されている。
次に、本発明の実施例について図面を参照して説明する
。
。
第■図（ａ）〜（ｅ）は本発明の第１の実施例の製造方
法を説明する工程順に示した要部断面図である。
法を説明する工程順に示した要部断面図である。
第１の実施例は、まず、第１図（ａ）に示すように、エ
ツチングマスク１で素子形成領域外の部分をマスクし、
素子形成領域部分をアルカリ系溶液で異方的にエツチン
グし、工・ンチングされた素子形成領域３を形成する。
ツチングマスク１で素子形成領域外の部分をマスクし、
素子形成領域部分をアルカリ系溶液で異方的にエツチン
グし、工・ンチングされた素子形成領域３を形成する。
エツチング深さは数十μｍである。
次に、第１図（ｂ）に示すように、工・ンチングマスク
１を除去し、異方性エツチング面に熱酸化により酸化膜
を形成、さらに、前記酸化膜の一部をエツチングし、（
１００）Ｓｉ基板露出部分５を形成して分＃［４を形成
する。
１を除去し、異方性エツチング面に熱酸化により酸化膜
を形成、さらに、前記酸化膜の一部をエツチングし、（
１００）Ｓｉ基板露出部分５を形成して分＃［４を形成
する。
次に、第１図（ｃ）に示すように、分離膜４の上から気
相成長法により堆積された多結晶Ｓｉ６を数μｍ程度堆
積する。分離Ｍ４の一部工・ンチングして形成された（
１００）Ｓｉ基板露出部分５付近の５ｉ（１，堆積され
た単結晶Ｓｉ７となる。
相成長法により堆積された多結晶Ｓｉ６を数μｍ程度堆
積する。分離Ｍ４の一部工・ンチングして形成された（
１００）Ｓｉ基板露出部分５付近の５ｉ（１，堆積され
た単結晶Ｓｉ７となる。
その後、急加熱ランプ等により、堆積された多結晶Ｓｉ
６面をアニールし、堆積されたＳＬを全面争結晶化する
。
６面をアニールし、堆積されたＳＬを全面争結晶化する
。
次に、第１図（ｄ）に示すように、加工されたＳｉ基板
２上に気相成長法によりＳｉを数十μｍ程度成長させ、
堆積された単結晶５ｉ７ａを形成する。
２上に気相成長法によりＳｉを数十μｍ程度成長させ、
堆積された単結晶５ｉ７ａを形成する。
次に、第１図（ｅ）に示すように、第１図（ｄ）のＡ−
Ａ’面まで堆積された単結晶５ｉ７ａを研削、研磨し、
素子形成領域３ａを形成する。
Ａ’面まで堆積された単結晶５ｉ７ａを研削、研磨し、
素子形成領域３ａを形成する。
このような方法によれば、Ｓｉを長時間堆積する必要は
なく、また、多結晶Ｓｉを基板に残さないため、反りも
非常に少ない。反りは、従来曲率半径で〜数ｍであるが
、本実施例により曲率半径を１０ｍ以上に抑制できる。
なく、また、多結晶Ｓｉを基板に残さないため、反りも
非常に少ない。反りは、従来曲率半径で〜数ｍであるが
、本実施例により曲率半径を１０ｍ以上に抑制できる。
第２図（ａ）〜（ｅ）は本発明の第２の実施例の製造方
法を説明する工程順に示した要部縦断面図である。
法を説明する工程順に示した要部縦断面図である。
第２の実施例は、まず、第２図（ａ）に示すように、エ
ツチングマスク１でパワーデバイス又は縦形素子を形成
する部分、及び、分離しようとしている素子形成領域外
の部分をマスクし、分離しようとしている素子形成領域
をアルカリ系溶液で異方性エツチングし、エツチングさ
れた素子形成領域３を形成する。
ツチングマスク１でパワーデバイス又は縦形素子を形成
する部分、及び、分離しようとしている素子形成領域外
の部分をマスクし、分離しようとしている素子形成領域
をアルカリ系溶液で異方性エツチングし、エツチングさ
れた素子形成領域３を形成する。
次に、第２図（ｂ）に示すように、エッチングマスク１
を除去し、異方性エツチング面に熱酸化膜により分Ｍ膜
４を形成し、さらに、分離膜４のパワーデバイス又は縦
形素子形成部分を除去し、（１００）Ｓｉ基板露出部分
５を形成する。
を除去し、異方性エツチング面に熱酸化膜により分Ｍ膜
４を形成し、さらに、分離膜４のパワーデバイス又は縦
形素子形成部分を除去し、（１００）Ｓｉ基板露出部分
５を形成する。
次に、第２図（Ｃ）に示すように、分離［４の上から気
相成長法によりＳｉを数μｍ程度を堆積し、急加熱ラン
プ等により堆積したＳｉ面をアニールし、気相成長によ
り堆積された多結晶Ｓｉ６を全面単結晶化する。
相成長法によりＳｉを数μｍ程度を堆積し、急加熱ラン
プ等により堆積したＳｉ面をアニールし、気相成長によ
り堆積された多結晶Ｓｉ６を全面単結晶化する。
次に、第２図（ｄ）に示すように、加工された（１００
）Ｓｉ基板２上に気相成長法によりＳｉを数＋Ｊｌ ｍ
程度成長・させ、堆積された単結晶５ｉ７ａを形成する
。
）Ｓｉ基板２上に気相成長法によりＳｉを数＋Ｊｌ ｍ
程度成長・させ、堆積された単結晶５ｉ７ａを形成する
。
次に、第２図（ｅ）に示すように、第２図（ｄ〉のＢ−
Ｂ’面まで堆積された単結晶５ｉ７ａを研削、研磨し、
素子領域３ａと分離を必要としない素子形成領域８を形
成する。
Ｂ’面まで堆積された単結晶５ｉ７ａを研削、研磨し、
素子領域３ａと分離を必要としない素子形成領域８を形
成する。
このような方法によれば、分離された素子形成領域をパ
ワー素子又は縦形素子を２つの部分に形成できる。
ワー素子又は縦形素子を２つの部分に形成できる。
以上説明したように本発明の製造方法は、（１００）Ｓ
ｉ基板上の素子形成領域を異方性エツチングし、気相成
長法によりＳｉを堆積させることにより、基板の反りを
抑制し、製造コストを低減できる効果がある。
ｉ基板上の素子形成領域を異方性エツチングし、気相成
長法によりＳｉを堆積させることにより、基板の反りを
抑制し、製造コストを低減できる効果がある。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の製造方
法を説明する工程順に示した要部断面図、第２図（ａ）
〜（ｅ）は本発明の第２の実施例の製造方法を説明する
工程順に示した要部断面図、第３図（ａ）〜（ｄ）は従
来の誘電体分離基板の製造方法の一例を説明する工程順
に示した断面図である。 １・・・エツチングマスク、２・・・（１００）Ｓｊ基
板、３・・・エツチングされた素子形成領域、３ａ・・
・素子形成領域、４・・・分離膜、５・・・（１００）
Ｓｉ基板露出部分、６・・・堆積された多結晶Ｓｉ、７
゜７ａ・・・堆積された単結晶Ｓｉ、８・・・分離を必
量としない素子形成領域、 ９・・・ （ Ｏ ） ｉ基板に よる素子形成領域。
法を説明する工程順に示した要部断面図、第２図（ａ）
〜（ｅ）は本発明の第２の実施例の製造方法を説明する
工程順に示した要部断面図、第３図（ａ）〜（ｄ）は従
来の誘電体分離基板の製造方法の一例を説明する工程順
に示した断面図である。 １・・・エツチングマスク、２・・・（１００）Ｓｊ基
板、３・・・エツチングされた素子形成領域、３ａ・・
・素子形成領域、４・・・分離膜、５・・・（１００）
Ｓｉ基板露出部分、６・・・堆積された多結晶Ｓｉ、７
゜７ａ・・・堆積された単結晶Ｓｉ、８・・・分離を必
量としない素子形成領域、 ９・・・ （ Ｏ ） ｉ基板に よる素子形成領域。
Claims (1)
- 結晶方位（１００）を有した単結晶シリコン基板を用
いた誘電体分離基板の製造方法において、サイリスタや
トランジスタを含む素子を形成させる領域を異方性エッ
チングし前記素子分離用の酸化膜を形成する工程と、該
酸化膜の一部を除去し前記単結晶シリコン基板を露出さ
せる工程と、該単結晶シリコン基板の一部を露出させた
面上に気相成長法によりシリコンを成長させアニールに
より単結晶化する工程と、前記素子形成領域に、更に、
単結晶シリコンを気相成長により形成し堆積した該単結
晶シリコンの一部を研削、研磨により除去し素子分離領
域を形成する工程とを含むことを特徴とする誘電体分離
基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32510489A JP2932544B2 (ja) | 1989-12-14 | 1989-12-14 | 誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32510489A JP2932544B2 (ja) | 1989-12-14 | 1989-12-14 | 誘電体分離基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185748A true JPH03185748A (ja) | 1991-08-13 |
| JP2932544B2 JP2932544B2 (ja) | 1999-08-09 |
Family
ID=18173173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32510489A Expired - Lifetime JP2932544B2 (ja) | 1989-12-14 | 1989-12-14 | 誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932544B2 (ja) |
-
1989
- 1989-12-14 JP JP32510489A patent/JP2932544B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2932544B2 (ja) | 1999-08-09 |
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