JPH03185841A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03185841A JPH03185841A JP32380289A JP32380289A JPH03185841A JP H03185841 A JPH03185841 A JP H03185841A JP 32380289 A JP32380289 A JP 32380289A JP 32380289 A JP32380289 A JP 32380289A JP H03185841 A JPH03185841 A JP H03185841A
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- JP
- Japan
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- electrode
- gate electrode
- gas
- plasma
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［産業上の利用分野］
本発明は、ショットキー接合を形成するゲート電極を備
えた電界効果型トランジスタの製造方法に関し、特に、
保護用誘電体膜（パッシベーション膜）の形成方法に関
するものである。 〔従来の技術〕 ＧａＡｓなとの半導体上にショットキー接合を形成する
ゲート電極を備えた電界効果型トランジスタ（以下、Ｆ
ＥＴという）は、高速動作に優れ、マイクロ波帯の増幅
素子として多く用いられている。このＦＥＴの表面には
、半導体表面および電極の保護のため、酸化シリコン、
窒化シリコンなどからなる保護用の誘電体膜を形成する
必要がある。 従来、これらのＦＥＴのゲート電極は、半導体表面にゲ
ート電極に対応する開口部を持ったマスク（レジスト膜
、または酸化シリコンなどの絶縁膜からなる）を形成し
、開口部およびマスク上に金属膜を形成し、次にマスク
を除去することでマスク上の金属膜を取り除き、開口部
にのみ金属膜を形成するリフトオフ法により形成される
。そして、保護用の誘電体膜の形成方法は、リフトオフ
法によりゲート電極を形成した後、半導体表面を有機溶
媒などにより洗浄し、スパッタリング法などにより保護
用の誘電体膜を形成するものである。 〔発明が解決しようとする課題］ しかし、上記従来の方法で作成した保護用の誘電体膜を
用いたＦＥＴを長時間動作させると、高周波動作および
直流動作におけるＦＥＴの種々の特性が劣化することが
知られていた。 本発明は、上記の欠点を解決したもので、本発明の目的
は長時間動作後もＦＥＴの特性が劣化しない保護用誘電
体膜の形成方法を提供することにある。 ［課題を解決するための手段および作用〕本発明は、保
護用の誘電体膜形成前にゲート電極および半導体前面に
何らかの処理をすることで、ＦＥＴの特性劣化を防止で
きるとの着想に基づいたものである。 本発明は、半導体上にソース電極、ドレイン電極および
ショットキー接合を形成するゲート電極を備えた電界効
果型トランジスタの製造方法において、該ゲート電極を
リフトオフ法により形成する第１の工程、ソース電極と
ドレイン電極間の上記半導体の表面をプラズマ放電処理
または加熱処理する第２の工程、該表面上に誘電体膜を
形成する第３の工程を順次行なうものである。 第２の工程において、プラズマ放電処理は酸素、酸化雰
囲気を形成する化合物ガスまたはふっ素を含む炭素化合
物ガスの雰囲気中で行なわれる。また、加熱処理は、酸
化雰囲気で１５０℃から４００℃程度に加熱することで
行なわれる。 本発明による作用は明らかではないが、ＦＥＴの半導体
表面およびゲート電極表面が安定な酸化物またはふっ化
物に変化するため、その後に誘電体膜を形成すれば安定
な動作が可能になるものと考えられる。 〔実施例１ 本発明の一実施例であるＦＥＴの製造工程を、第１図（
ａ）〜（ｃ）を用いて以下に説明する。 半絶縁性のＧａＡｓ半導体単結晶からなる基板ｌ上に０
．３μｍ程度の膜厚を有する導電性のＧａＡｓエピタキ
シャル層からなる活性層２が形成されている。この活性
層２にオーミック接合するソース電極３およびドレイン
電極４が形成される。次に、基板１の全面に有機高分子
からなるポジ型のレジスト膜５を形成する。通常のフォ
トリソグラフィにより幅１μｍの開口部５′が、このレ
ジスト膜５のソース電極３・ドレイン電極４間に形成さ
れる。そして、レジスト膜５上および活性層２がｎ出し
た開口部５′上に金属層６を形成する。（第１図（ａ）
） レジストＭ５を溶解除去し、開口部５′以外の金属層６
を取り去ることにより、開口部５′の領域に相当するゲ
ート電極７が形成される。（リフトオフ法） 次に、ゲート電極７、ソース電極３およびドレイン電極
４上、かつ、ソース電極３・ドレイン電極４間の露出し
た活性層２領域を含む基板ｌの表面を、平行板型プラズ
マ装置でプラズマ処理を行なう。プラズマ処理は、酸素
ガス中または四ふっ化炭素ガス中で行なう。（第１図（
ｂ））この酸素ガス中のプラズマ処理は、ガス圧０゜４
８ｔｏｒｒ、基板温度５０℃で５分間行なう。 また、四ふっ化炭素（ＣＦ、）ガス中のプラズマ処理は
、ガス圧４１０ｔｏｒｒ、基板温度は室温で１ないし５
分間行なう。なお、プラズマ処理の雰囲気は、酸素ガス
などの酸化雰囲気、または、ＣＨＦ、など゛の含ふっ素
炭素化合物ガスを用いることができる。 その後、活性層２上の全面に厚さ１１００ｎの窒化シリ
コン膜８（ＳｉＮ）をプラズマＣＶＤにより形成する。 このプラズマＣＶＤは、基板ｌを２３０℃に加熱し、シ
ラン（Ｓ ｉ Ｈ４）ガスと窒素ガスとの反応により約
８分間行なわれる。なお、保護用誘電体膜としては、窒
化シリコン膜以外に、酸化シリコン膜などの緻密な絶縁
膜を用いることができる。 ソース電極３およびドレイン電極４上の窒化シリコン膜
８を部分的に除去し、配線用金属９．９′を形成する。 （第１図（Ｃ）） 以上の実施例１の工程で作成したＦＥＴのゲート・ドレ
イン電極間のブレークダウン電圧の経時変化（ゲート・
ドレイン電極間に一定の逆方向電流（５０ｍＡ）を流し
続けた場合）を実施例１として第２図に示す。また、プ
ラズマ処理を行なわず他の工程は上記実施例１と同一の
場合を比較例として記載した。 第２図かられかるように、比較例では、ＦＥＴの作成直
後に一１６Ｖであったブレークダウン電圧が、１８００
分経過後には一１０Ｖに悪化している。しかし、実施例
１はこのような劣化はみられず、ブレークダウン電圧は
約−１６Ｖで一定であり、経時変化が生じていないこと
がわかる。 なお、上記の実施例１ではりフトオフによるゲート電極
の形成後にプラズマ処理を行っているが、他の実施例（
実施例２）としてこのプラズマ処理の替わりに酸素雰囲
気での加熱処理を行うことも可能である。 この酸素雰囲気での加熱処理は、大気雰囲気で基板１を
ヒータ（ホットプレートなど）により３００℃程度の温
度に約１時間保持することで行われる。なお、この時の
雰囲気は、大気に限らず酸素を含む酸化性の雰囲気であ
れば良い。 この実施例２により作成したＦＥＴに一定の逆方向電流
を流し続けた場合のブレークダウン電圧の経時変化を第
３図に示す。また、比較例として、酸素雰囲気での加熱
処理を行なわず他の工程は上記実施例２と同一の場合を
比較例として記載した。 比較例では、第２図と同様の劣化がみられが、実施例２
のブレークダウン電圧は約−１６Ｖで一定であり、実施
例１と同じく経時変化を生じないことがわかる。 なお、以上の実施例ではレジスト膜によるリフトオフ法
を用いているが、レジスト膜の替わりに酸化シリコン膜
などの絶縁膜を用いることも可能である。
えた電界効果型トランジスタの製造方法に関し、特に、
保護用誘電体膜（パッシベーション膜）の形成方法に関
するものである。 〔従来の技術〕 ＧａＡｓなとの半導体上にショットキー接合を形成する
ゲート電極を備えた電界効果型トランジスタ（以下、Ｆ
ＥＴという）は、高速動作に優れ、マイクロ波帯の増幅
素子として多く用いられている。このＦＥＴの表面には
、半導体表面および電極の保護のため、酸化シリコン、
窒化シリコンなどからなる保護用の誘電体膜を形成する
必要がある。 従来、これらのＦＥＴのゲート電極は、半導体表面にゲ
ート電極に対応する開口部を持ったマスク（レジスト膜
、または酸化シリコンなどの絶縁膜からなる）を形成し
、開口部およびマスク上に金属膜を形成し、次にマスク
を除去することでマスク上の金属膜を取り除き、開口部
にのみ金属膜を形成するリフトオフ法により形成される
。そして、保護用の誘電体膜の形成方法は、リフトオフ
法によりゲート電極を形成した後、半導体表面を有機溶
媒などにより洗浄し、スパッタリング法などにより保護
用の誘電体膜を形成するものである。 〔発明が解決しようとする課題］ しかし、上記従来の方法で作成した保護用の誘電体膜を
用いたＦＥＴを長時間動作させると、高周波動作および
直流動作におけるＦＥＴの種々の特性が劣化することが
知られていた。 本発明は、上記の欠点を解決したもので、本発明の目的
は長時間動作後もＦＥＴの特性が劣化しない保護用誘電
体膜の形成方法を提供することにある。 ［課題を解決するための手段および作用〕本発明は、保
護用の誘電体膜形成前にゲート電極および半導体前面に
何らかの処理をすることで、ＦＥＴの特性劣化を防止で
きるとの着想に基づいたものである。 本発明は、半導体上にソース電極、ドレイン電極および
ショットキー接合を形成するゲート電極を備えた電界効
果型トランジスタの製造方法において、該ゲート電極を
リフトオフ法により形成する第１の工程、ソース電極と
ドレイン電極間の上記半導体の表面をプラズマ放電処理
または加熱処理する第２の工程、該表面上に誘電体膜を
形成する第３の工程を順次行なうものである。 第２の工程において、プラズマ放電処理は酸素、酸化雰
囲気を形成する化合物ガスまたはふっ素を含む炭素化合
物ガスの雰囲気中で行なわれる。また、加熱処理は、酸
化雰囲気で１５０℃から４００℃程度に加熱することで
行なわれる。 本発明による作用は明らかではないが、ＦＥＴの半導体
表面およびゲート電極表面が安定な酸化物またはふっ化
物に変化するため、その後に誘電体膜を形成すれば安定
な動作が可能になるものと考えられる。 〔実施例１ 本発明の一実施例であるＦＥＴの製造工程を、第１図（
ａ）〜（ｃ）を用いて以下に説明する。 半絶縁性のＧａＡｓ半導体単結晶からなる基板ｌ上に０
．３μｍ程度の膜厚を有する導電性のＧａＡｓエピタキ
シャル層からなる活性層２が形成されている。この活性
層２にオーミック接合するソース電極３およびドレイン
電極４が形成される。次に、基板１の全面に有機高分子
からなるポジ型のレジスト膜５を形成する。通常のフォ
トリソグラフィにより幅１μｍの開口部５′が、このレ
ジスト膜５のソース電極３・ドレイン電極４間に形成さ
れる。そして、レジスト膜５上および活性層２がｎ出し
た開口部５′上に金属層６を形成する。（第１図（ａ）
） レジストＭ５を溶解除去し、開口部５′以外の金属層６
を取り去ることにより、開口部５′の領域に相当するゲ
ート電極７が形成される。（リフトオフ法） 次に、ゲート電極７、ソース電極３およびドレイン電極
４上、かつ、ソース電極３・ドレイン電極４間の露出し
た活性層２領域を含む基板ｌの表面を、平行板型プラズ
マ装置でプラズマ処理を行なう。プラズマ処理は、酸素
ガス中または四ふっ化炭素ガス中で行なう。（第１図（
ｂ））この酸素ガス中のプラズマ処理は、ガス圧０゜４
８ｔｏｒｒ、基板温度５０℃で５分間行なう。 また、四ふっ化炭素（ＣＦ、）ガス中のプラズマ処理は
、ガス圧４１０ｔｏｒｒ、基板温度は室温で１ないし５
分間行なう。なお、プラズマ処理の雰囲気は、酸素ガス
などの酸化雰囲気、または、ＣＨＦ、など゛の含ふっ素
炭素化合物ガスを用いることができる。 その後、活性層２上の全面に厚さ１１００ｎの窒化シリ
コン膜８（ＳｉＮ）をプラズマＣＶＤにより形成する。 このプラズマＣＶＤは、基板ｌを２３０℃に加熱し、シ
ラン（Ｓ ｉ Ｈ４）ガスと窒素ガスとの反応により約
８分間行なわれる。なお、保護用誘電体膜としては、窒
化シリコン膜以外に、酸化シリコン膜などの緻密な絶縁
膜を用いることができる。 ソース電極３およびドレイン電極４上の窒化シリコン膜
８を部分的に除去し、配線用金属９．９′を形成する。 （第１図（Ｃ）） 以上の実施例１の工程で作成したＦＥＴのゲート・ドレ
イン電極間のブレークダウン電圧の経時変化（ゲート・
ドレイン電極間に一定の逆方向電流（５０ｍＡ）を流し
続けた場合）を実施例１として第２図に示す。また、プ
ラズマ処理を行なわず他の工程は上記実施例１と同一の
場合を比較例として記載した。 第２図かられかるように、比較例では、ＦＥＴの作成直
後に一１６Ｖであったブレークダウン電圧が、１８００
分経過後には一１０Ｖに悪化している。しかし、実施例
１はこのような劣化はみられず、ブレークダウン電圧は
約−１６Ｖで一定であり、経時変化が生じていないこと
がわかる。 なお、上記の実施例１ではりフトオフによるゲート電極
の形成後にプラズマ処理を行っているが、他の実施例（
実施例２）としてこのプラズマ処理の替わりに酸素雰囲
気での加熱処理を行うことも可能である。 この酸素雰囲気での加熱処理は、大気雰囲気で基板１を
ヒータ（ホットプレートなど）により３００℃程度の温
度に約１時間保持することで行われる。なお、この時の
雰囲気は、大気に限らず酸素を含む酸化性の雰囲気であ
れば良い。 この実施例２により作成したＦＥＴに一定の逆方向電流
を流し続けた場合のブレークダウン電圧の経時変化を第
３図に示す。また、比較例として、酸素雰囲気での加熱
処理を行なわず他の工程は上記実施例２と同一の場合を
比較例として記載した。 比較例では、第２図と同様の劣化がみられが、実施例２
のブレークダウン電圧は約−１６Ｖで一定であり、実施
例１と同じく経時変化を生じないことがわかる。 なお、以上の実施例ではレジスト膜によるリフトオフ法
を用いているが、レジスト膜の替わりに酸化シリコン膜
などの絶縁膜を用いることも可能である。
゛１以上説明したように、本発明は、半導体上にソース
電極、ドレイン電極およびショットキー接合を形成する
ゲート電極を備えた電界効果型トランジスタの製造方法
において、該ゲート電極をリフトオフにより形成する第
１の工程、ソース電極とドレイン電極間の上記半導体の
表面をプラズマ放電処理または加熱処理する第２の工程
、該表面上に誘電体膜を形成する第３の工程を順次行な
うものである。 したがって、本発明による電界効果型トランジスタは長
時間の動作後もその特性は劣化せず、安定した動作特性
が得られるものである。
電極、ドレイン電極およびショットキー接合を形成する
ゲート電極を備えた電界効果型トランジスタの製造方法
において、該ゲート電極をリフトオフにより形成する第
１の工程、ソース電極とドレイン電極間の上記半導体の
表面をプラズマ放電処理または加熱処理する第２の工程
、該表面上に誘電体膜を形成する第３の工程を順次行な
うものである。 したがって、本発明による電界効果型トランジスタは長
時間の動作後もその特性は劣化せず、安定した動作特性
が得られるものである。
第１図（ａ）〜（Ｃ）は、本発明の一実施例を説明する
ための断面図、 第２図および第３図は、実施例と比較例のブレークダウ
ン電圧の経時変化を示す図である。 図において、 ｌ・・・基板、２・・・活性層、３・・・ソース電極、
４・・・ドレイン電極、５・・・レジスト膜、５′・・
・開口部、６・・・金属層、７・・・ゲート電極、８・
・・窒化シリコン膜、９．９′・・・配線用金属。
ための断面図、 第２図および第３図は、実施例と比較例のブレークダウ
ン電圧の経時変化を示す図である。 図において、 ｌ・・・基板、２・・・活性層、３・・・ソース電極、
４・・・ドレイン電極、５・・・レジスト膜、５′・・
・開口部、６・・・金属層、７・・・ゲート電極、８・
・・窒化シリコン膜、９．９′・・・配線用金属。
Claims (1)
- 半導体上にソース電極、ドレイン電極およびショット
キー接合を形成するゲート電極を備えた電界効果型トラ
ンジスタの製造方法において、該ゲート電極をリフトオ
フ法により形成する第１の工程、ソース電極とドレイン
電極間の上記半導体の表面をプラズマ放電処理または加
熱処理する第２の工程、該表面上に誘電体膜を形成する
第３の工程を順次行なうことを特徴とした半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32380289A JPH03185841A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32380289A JPH03185841A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185841A true JPH03185841A (ja) | 1991-08-13 |
Family
ID=18158774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32380289A Pending JPH03185841A (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235559B1 (en) * | 1997-08-05 | 2001-05-22 | International Business Machines Corp. | Thin film transistor with carbonaceous gate dielectric |
-
1989
- 1989-12-15 JP JP32380289A patent/JPH03185841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235559B1 (en) * | 1997-08-05 | 2001-05-22 | International Business Machines Corp. | Thin film transistor with carbonaceous gate dielectric |
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