JPH03189726A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH03189726A JPH03189726A JP1329028A JP32902889A JPH03189726A JP H03189726 A JPH03189726 A JP H03189726A JP 1329028 A JP1329028 A JP 1329028A JP 32902889 A JP32902889 A JP 32902889A JP H03189726 A JPH03189726 A JP H03189726A
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- 230000004044 response Effects 0.000 abstract 1
- 230000000875 corresponding effect Effects 0.000 description 32
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000013518 transcription Methods 0.000 description 2
- 230000035897 transcription Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 210000003813 thumb Anatomy 0.000 description 1
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- Debugging And Monitoring (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読み出し専用のメモリに記憶されているデー
タの替りに、別のメモリに記憶されたデータをロードし
て該データに応じた動作を実行するデータ処理装置に関
する。
タの替りに、別のメモリに記憶されたデータをロードし
て該データに応じた動作を実行するデータ処理装置に関
する。
従来のデータ処理装置では、データ（プログラム）読み
出し専用のメモリ（ＲＯＭ）を設け、上記ＲＯＭに各フ
ェーズ（プログラムの区切り）に該当する所定のプログ
ラムと、該フェーズに対応したアドレスデータとを予め
記憶させておき、上記アドレスデータに対応した所望の
フェーズのプログラムをロードして該プログラムに応し
た動作を実行していた。
出し専用のメモリ（ＲＯＭ）を設け、上記ＲＯＭに各フ
ェーズ（プログラムの区切り）に該当する所定のプログ
ラムと、該フェーズに対応したアドレスデータとを予め
記憶させておき、上記アドレスデータに対応した所望の
フェーズのプログラムをロードして該プログラムに応し
た動作を実行していた。
ところが、上記データ処理装置では、プログラムの消去
による動作不能を防止するために、上述した如く、上記
プログラムをデータ読み出し専用のメモリに記憶させて
いるので、上記プログラムの一部を変更して異なる動作
を実行させたい場合であっても、プログラムの変更がで
きず、汎用性に欠けるという問題点があった。
による動作不能を防止するために、上述した如く、上記
プログラムをデータ読み出し専用のメモリに記憶させて
いるので、上記プログラムの一部を変更して異なる動作
を実行させたい場合であっても、プログラムの変更がで
きず、汎用性に欠けるという問題点があった。
本発明は、上記問題点に鑑みなされたもので、データ読
み出し専用のメモリに記憶されているデータの替りとな
るデータを代替えのメモリに記憶させておき、データの
部分的な変更を可能にして異なる動作を実行できるデー
タ処理装置を提供することを課題とする。
み出し専用のメモリに記憶されているデータの替りとな
るデータを代替えのメモリに記憶させておき、データの
部分的な変更を可能にして異なる動作を実行できるデー
タ処理装置を提供することを課題とする。
本発明では、各フェーズ（データの区切り）に対応する
アドレスデータと、該アドレスデータに該゛１ｊするデ
ータとを記憶するＲＯＭなどのデータ読み出し専用の第
１の記憶手段を有し、前記アドレスデータに該当した所
望のプログラムなどのデータをロードして該データに応
じた動作を実行するデータ処理装置において、前記フェ
ーズに対応するアドレスデータと、該アドレスデータに
該当し、前記第１の記憶手段に記憶されているデータに
替るデータとを記憶すると共に、前記動作時に用いるデ
ータが記憶されている記憶手段を選択する選択情報を、
前記フェーズに対応付けて記憶するフラッシュメモリな
どの読み書き可能な第２の記憶手段と、前記選択情報に
応じて該当するデータを前記第１及び第２の記憶手段か
らロードする中央処理装置などの制御手段とを具える。
アドレスデータと、該アドレスデータに該゛１ｊするデ
ータとを記憶するＲＯＭなどのデータ読み出し専用の第
１の記憶手段を有し、前記アドレスデータに該当した所
望のプログラムなどのデータをロードして該データに応
じた動作を実行するデータ処理装置において、前記フェ
ーズに対応するアドレスデータと、該アドレスデータに
該当し、前記第１の記憶手段に記憶されているデータに
替るデータとを記憶すると共に、前記動作時に用いるデ
ータが記憶されている記憶手段を選択する選択情報を、
前記フェーズに対応付けて記憶するフラッシュメモリな
どの読み書き可能な第２の記憶手段と、前記選択情報に
応じて該当するデータを前記第１及び第２の記憶手段か
らロードする中央処理装置などの制御手段とを具える。
各フェーズに該当する所定のデータを記憶する第１の記
憶手段と、上記フェーズに該当するデータに替るデータ
を記憶する第２の記憶手段とを、上記第２の記憶手段に
記憶されている選択情報に応して制御手段が選択して上
記フェーズに該当するデータをロードする。
憶手段と、上記フェーズに該当するデータに替るデータ
を記憶する第２の記憶手段とを、上記第２の記憶手段に
記憶されている選択情報に応して制御手段が選択して上
記フェーズに該当するデータをロードする。
従って、第１の記憶手段に記憶されたデータの代替えと
して読み書き可能な第２の記憶手段に記憶されたデータ
をロードすることにより、データの部分的な変更が可能
になり、上記代替えのデータに該当した異なる動作を実
行できる。
して読み書き可能な第２の記憶手段に記憶されたデータ
をロードすることにより、データの部分的な変更が可能
になり、上記代替えのデータに該当した異なる動作を実
行できる。
本発明の実施例を第１図乃至第６図の図面に基づき詳細
に説明する。
に説明する。
第１図は、本発明に係るデータ処理装置の概略（Ｍ成を
示すブロック図である。図において、中央処理装置（Ｍ
ＰＵ）１０は、ＲＯＭＩ １及びＦＬＡＳＨメモリ１２
内の所定の記憶領域に記憶されたデータ（プログラム）
をロードし、上記プログラムに応じた動作を実行させて
いると共に、上記ＦＬＡＳＨメモリ１２内の所定の記憶
領域に所望のプログラムを書き込む書き込み制御を行っ
ている。
示すブロック図である。図において、中央処理装置（Ｍ
ＰＵ）１０は、ＲＯＭＩ １及びＦＬＡＳＨメモリ１２
内の所定の記憶領域に記憶されたデータ（プログラム）
をロードし、上記プログラムに応じた動作を実行させて
いると共に、上記ＦＬＡＳＨメモリ１２内の所定の記憶
領域に所望のプログラムを書き込む書き込み制御を行っ
ている。
ＲＯＭ１１は、第２図に示すように、各フェーズに対応
する上記ＲＯＭＩＩ内の番地（アドレス）データ（例え
ば、Ａ、Ｂ、Ｃ，Ｄ、・・・）からなるフェーズテーブ
ルを記憶しており、上記ＭＰＵｌ０はアドレスデータを
順次指定することによって、該当する上記ＲＯＭＩ ｌ
内の記憶領域から所望のプログラムを読み出すことがで
きる。
する上記ＲＯＭＩＩ内の番地（アドレス）データ（例え
ば、Ａ、Ｂ、Ｃ，Ｄ、・・・）からなるフェーズテーブ
ルを記憶しており、上記ＭＰＵｌ０はアドレスデータを
順次指定することによって、該当する上記ＲＯＭＩ ｌ
内の記憶領域から所望のプログラムを読み出すことがで
きる。
ＦＬＡＳＨメモリ１２は、電気的な制御によってデータ
の一括消去及び１バイト毎の書き込みが可能なメモリで
、上記ＲＯＭＩＩと同様、第２図に示すように、各フェ
ーズに対応する上記ＦＬＡＳＨメモリ１２内のアドレス
データ（例えば、ＡＢ−（、” Ｉｌｍ ・・・）
からなるフェーズテーブルを記憶すると共に、各フェー
ズごとにプログラムを読み出すメモリ（ＲＯＭＩ １又
はＦＬＡＳＨメモリ１２）を選択する本発明に係るＲＯ
Ｍ／ＦＬＡＳＨ切り分はデータ１３を記憶している（第
１図参照）。すなわち、ＲＯＭ／ＦＬＡＳＨ切り分はデ
ータ１３は、例えばプログラムを読み出すメモリがＲＯ
ＭＩ １の場合には、該当するフェーズに“０”のデー
タを書き込み、プログラムを読み出すメモリがＦＬＡＳ
Ｈメモリ１２の場合には、該当するフェーズに“１”の
データを古き込むことによって構成される。
の一括消去及び１バイト毎の書き込みが可能なメモリで
、上記ＲＯＭＩＩと同様、第２図に示すように、各フェ
ーズに対応する上記ＦＬＡＳＨメモリ１２内のアドレス
データ（例えば、ＡＢ−（、” Ｉｌｍ ・・・）
からなるフェーズテーブルを記憶すると共に、各フェー
ズごとにプログラムを読み出すメモリ（ＲＯＭＩ １又
はＦＬＡＳＨメモリ１２）を選択する本発明に係るＲＯ
Ｍ／ＦＬＡＳＨ切り分はデータ１３を記憶している（第
１図参照）。すなわち、ＲＯＭ／ＦＬＡＳＨ切り分はデ
ータ１３は、例えばプログラムを読み出すメモリがＲＯ
ＭＩ １の場合には、該当するフェーズに“０”のデー
タを書き込み、プログラムを読み出すメモリがＦＬＡＳ
Ｈメモリ１２の場合には、該当するフェーズに“１”の
データを古き込むことによって構成される。
ＭＰＵｌ０は、上記ＦＬＡＳＨメモリ１２に記憶されて
いるＲＯＭ／ＦＬＡＳＨ切り分はデータ１３によって、
ＲＯＭＩ ｌ内に記憶されているプログラムの代替えと
なるプログラムをＦＬＡＳＨメモリ１２からロードする
ことができる。
いるＲＯＭ／ＦＬＡＳＨ切り分はデータ１３によって、
ＲＯＭＩ ｌ内に記憶されているプログラムの代替えと
なるプログラムをＦＬＡＳＨメモリ１２からロードする
ことができる。
次に、本発明に係るプログラムのロード制御の動作を第
３図のフローチャートに基づき説明する。
３図のフローチャートに基づき説明する。
図において、ＭＰＵｌ０は、まずＦＬＡＳＨメモリ１２
に記憶されているＲＯＭ／ＦＬＡＳＨ切り分はデータ１
３から各フェーズごとのプログラムの読み出し対象とな
るメモリを調べる（ステップ１０１）。そしてフェーズ
に該当するデータが“０”かどうか判断する（ステップ
１０２）。
に記憶されているＲＯＭ／ＦＬＡＳＨ切り分はデータ１
３から各フェーズごとのプログラムの読み出し対象とな
るメモリを調べる（ステップ１０１）。そしてフェーズ
に該当するデータが“０”かどうか判断する（ステップ
１０２）。
ここで、データが“０″の場合には、プログラムの読み
出し対象となるメモリは、ＲＯＭＩＩと判断しくステッ
プ１０３）、アドレスデータに該当する上記ＲＯＭＩＩ
内の記憶領域から所望のプログラムをロードする（ステ
ップ１０５）。また上記データが“１”の場合には、プ
ログラムの読み出し対象となるメモリは、ＦＬＡＳＨメ
モリ１２と判断しくステップ１０４）、アドレスデータ
に該当する上記ＦＬＡＳＨメモリ１２内の記憶領域から
ＲＯＭＩ ｌ内のプログラムに替る所望のプログラムを
ロードする（ステップ１０５）。そして、全フェーズに
該当するＲＯＭ／ＦＬＡＳＨ切り分はデータの判断が終
了したかどうか判断しくステップ１０６） 、ＲＯＭ／
ＦＬＡＳＨ切り分はデータの判断がまだ終了していない
場合には、ステップ１０１に戻って、上記動作を繰り返
し、また上記全フェーズに該当するＲＯＭ／ＦＬＡＳＨ
切り分はデータの判断が終了した場合には、上記動作を
終了する。
出し対象となるメモリは、ＲＯＭＩＩと判断しくステッ
プ１０３）、アドレスデータに該当する上記ＲＯＭＩＩ
内の記憶領域から所望のプログラムをロードする（ステ
ップ１０５）。また上記データが“１”の場合には、プ
ログラムの読み出し対象となるメモリは、ＦＬＡＳＨメ
モリ１２と判断しくステップ１０４）、アドレスデータ
に該当する上記ＦＬＡＳＨメモリ１２内の記憶領域から
ＲＯＭＩ ｌ内のプログラムに替る所望のプログラムを
ロードする（ステップ１０５）。そして、全フェーズに
該当するＲＯＭ／ＦＬＡＳＨ切り分はデータの判断が終
了したかどうか判断しくステップ１０６） 、ＲＯＭ／
ＦＬＡＳＨ切り分はデータの判断がまだ終了していない
場合には、ステップ１０１に戻って、上記動作を繰り返
し、また上記全フェーズに該当するＲＯＭ／ＦＬＡＳＨ
切り分はデータの判断が終了した場合には、上記動作を
終了する。
従って、本発明では、ＦＬＡＳＨメそりに記憶された代
替えのプログラムをロードすることにより、プログラム
の部分的な変更が可能になり、上記代替えのプログラム
に該当した異なる動作を実行できる。
替えのプログラムをロードすることにより、プログラム
の部分的な変更が可能になり、上記代替えのプログラム
に該当した異なる動作を実行できる。
第４図は、本発明に係るデータ処理装置の概略構成を示
すブロック図の他の実施例である。なお、第４図におい
て、第１図に示した構成と同様のものは、同一符号とす
る。
すブロック図の他の実施例である。なお、第４図におい
て、第１図に示した構成と同様のものは、同一符号とす
る。
図において、ＭＰＵｌ０は、ＦＬＡＳＨメモリ１２内に
記憶されたＲＯＭ／ＦＬＡＳＨ切り分はデータに応じて
、第５図に示すような、ＲＯＭ１１及びＦＬＡＳＨメモ
リ１２内に作成されたフェーズテーブルから各フェーズ
に該当するアドレスデータ（例えば、Ａ、Ｂ、Ｃ−Ｄ・
・・）をロードし、ＲＡＭ１４に転記してアドレステー
ブルを作成する。したがって、ＭＰＵｌ０は、上記ＲＡ
Ｍ１４に作成されたアドレステーブルによって、ＲＯＭ
１１内に記憶されているプログラムの代替えとなるプロ
グラムをＦＬＡＳＨメモリ１２からロードすることがで
きる。
記憶されたＲＯＭ／ＦＬＡＳＨ切り分はデータに応じて
、第５図に示すような、ＲＯＭ１１及びＦＬＡＳＨメモ
リ１２内に作成されたフェーズテーブルから各フェーズ
に該当するアドレスデータ（例えば、Ａ、Ｂ、Ｃ−Ｄ・
・・）をロードし、ＲＡＭ１４に転記してアドレステー
ブルを作成する。したがって、ＭＰＵｌ０は、上記ＲＡ
Ｍ１４に作成されたアドレステーブルによって、ＲＯＭ
１１内に記憶されているプログラムの代替えとなるプロ
グラムをＦＬＡＳＨメモリ１２からロードすることがで
きる。
次に、本発明に係るプログラムのロード制御の動作の他
の実施例を第６図のフローチャートに基づき説明する。
の実施例を第６図のフローチャートに基づき説明する。
図において、ＭＰＵｌ０は、サムチエツクなどにより、
ＦＬＡＳＨメモリ１２がデータを記憶して待機状態かど
うか判断する（ステップ２０１）。
ＦＬＡＳＨメモリ１２がデータを記憶して待機状態かど
うか判断する（ステップ２０１）。
ここで、ＦＬＡＳＨメモリ１２が待機状態（ＲＥＡＤＹ
）でない場合には、ＲＯＭＩＩ内のフェーズテーブルの
アドレスデータをロードし、上記アドレスデータをＲＡ
Ｍ１４のアドレステーブルに転記する（ステップ２０２
）。また、上記ＦＬＡＳＨメモリ１２がデータを記憶し
て待機状態の場合には、次に、ＦＬＡＳＨメモリ１２に
記憶されティるＲＯＭ／ＦＬＡＳＨ切り分ケテータ１３
から各フェーズごとのプログラムの読み出し対象となる
メモリを調べ、フェーズに該当するデータが“０”かど
うか判断する（ステップ２０３）。
）でない場合には、ＲＯＭＩＩ内のフェーズテーブルの
アドレスデータをロードし、上記アドレスデータをＲＡ
Ｍ１４のアドレステーブルに転記する（ステップ２０２
）。また、上記ＦＬＡＳＨメモリ１２がデータを記憶し
て待機状態の場合には、次に、ＦＬＡＳＨメモリ１２に
記憶されティるＲＯＭ／ＦＬＡＳＨ切り分ケテータ１３
から各フェーズごとのプログラムの読み出し対象となる
メモリを調べ、フェーズに該当するデータが“０”かど
うか判断する（ステップ２０３）。
ここで、データが“０”の場合には、プログラムの読み
出し対象となるメモリは、ＲＯＭ１１と判断し、上記フ
ェーズに該当するＲＯＭＩＩのアドレスデータをフェー
ズテーブルからロードし、当該フェーズに該当するＲＡ
Ｍ１４のアドレステーブルに転記する（ステップ２ｏ４
）。また、データが“１”の場合には、プログラムの読
み出し対象となるメモリは、ＦＬＡＳＨメモリ１２と判
断し、上記フェーズに該当するＦＬＡＳＨメモリ１２の
アドレスデータをフェーズテーブルがらロードし、当該
フェーズに該当するＲＡＭ１４のアドレステーブルに転
記する（ステップ２ｏ５）。
出し対象となるメモリは、ＲＯＭ１１と判断し、上記フ
ェーズに該当するＲＯＭＩＩのアドレスデータをフェー
ズテーブルからロードし、当該フェーズに該当するＲＡ
Ｍ１４のアドレステーブルに転記する（ステップ２ｏ４
）。また、データが“１”の場合には、プログラムの読
み出し対象となるメモリは、ＦＬＡＳＨメモリ１２と判
断し、上記フェーズに該当するＦＬＡＳＨメモリ１２の
アドレスデータをフェーズテーブルがらロードし、当該
フェーズに該当するＲＡＭ１４のアドレステーブルに転
記する（ステップ２ｏ５）。
そして、上記ＲＡＭ１４のアドレステーブルに全フェー
ズに該当するアドレスデータの転記が終了したかどうか
判断する（ステップ２ｏ６）。
ズに該当するアドレスデータの転記が終了したかどうか
判断する（ステップ２ｏ６）。
ここで、全フェーズに該当するアドレスデータの転記が
終了していない場合には、ステップ２０３に戻って、上
記動作を繰り返し、また上記全フェーズに該当するアド
レスデータの転記が終了した場合には、上記ＲＡＭ１４
のアドレステーブルに基づきＲＯＭＩＩ又はＦＬＡＳＨ
メモ１Ｊ１２（７）記憶領域から所望のプログラムをロ
ードしくステップ２０７） 、上記動作を終了する。
終了していない場合には、ステップ２０３に戻って、上
記動作を繰り返し、また上記全フェーズに該当するアド
レスデータの転記が終了した場合には、上記ＲＡＭ１４
のアドレステーブルに基づきＲＯＭＩＩ又はＦＬＡＳＨ
メモ１Ｊ１２（７）記憶領域から所望のプログラムをロ
ードしくステップ２０７） 、上記動作を終了する。
従って、本発明では、プログラムの実行時に、ＲＡＭ上
に実行するプログラムのアドレスデータからなるアドレ
ステーブルを作成し、上記作成されたアドレステーブル
に基づきＲＯＭ又はＦＬＡＳＨメモリの記憶領域から所
望のプログラムをロードするので、ＦＬＡＳＨメそりに
記憶された代替えのプログラムをロードすることが可能
になり、これによってプログラムの部分的な変更が可能
になり、上記代替えのプログラムに該当した異なる動作
を実行できる。さらに、本発明では、ＲＡＭ上にアドレ
ステーブルを作成することにより、プログラム選択時の
選択スピードを向上させることもできる。
に実行するプログラムのアドレスデータからなるアドレ
ステーブルを作成し、上記作成されたアドレステーブル
に基づきＲＯＭ又はＦＬＡＳＨメモリの記憶領域から所
望のプログラムをロードするので、ＦＬＡＳＨメそりに
記憶された代替えのプログラムをロードすることが可能
になり、これによってプログラムの部分的な変更が可能
になり、上記代替えのプログラムに該当した異なる動作
を実行できる。さらに、本発明では、ＲＡＭ上にアドレ
ステーブルを作成することにより、プログラム選択時の
選択スピードを向上させることもできる。
以上説明したように、本発明では、データ読み出し専用
のメモリに記憶されているデータの替りとなるデータを
代替えの読み書き可能のメモリに記憶させると共に、上
記読み書き可能のメモリにデータ読み出し専用又は読み
書き可能のメモリを選択する情報を各フェーズごとに記
憶させるので、各フェーズごとにデータの変更が可能に
なり、代替えのデータに該当した異なる動作を実行する
ことができ、これによりデータ処理装置の汎用性を向上
させることができる。
のメモリに記憶されているデータの替りとなるデータを
代替えの読み書き可能のメモリに記憶させると共に、上
記読み書き可能のメモリにデータ読み出し専用又は読み
書き可能のメモリを選択する情報を各フェーズごとに記
憶させるので、各フェーズごとにデータの変更が可能に
なり、代替えのデータに該当した異なる動作を実行する
ことができ、これによりデータ処理装置の汎用性を向上
させることができる。
データ処理装置の他の実施例の概略構成を示すブロック
図、第５図は第４図に示したＲＯＭとＦＬＡＳＨメモリ
のフェーズテーブル及びＲＡＭのアドレステーブルを示
す図、第６図は第４図に示した本発明に係るＭＰＵによ
るプログラムのロード制御の動作を説明するためのフロ
ーチャートである。
図、第５図は第４図に示したＲＯＭとＦＬＡＳＨメモリ
のフェーズテーブル及びＲＡＭのアドレステーブルを示
す図、第６図は第４図に示した本発明に係るＭＰＵによ
るプログラムのロード制御の動作を説明するためのフロ
ーチャートである。
１０・・・中央処理装置（ＭＰＵ） 、１１・・・ＲＯ
Ｍ、１２・・・ＦＬＡＳＨメモリ、１３・・・ＲＯＭ／
ＦＬＡＳＨ切り分はデータ、１４・・・ＲＡＭ０
Ｍ、１２・・・ＦＬＡＳＨメモリ、１３・・・ＲＯＭ／
ＦＬＡＳＨ切り分はデータ、１４・・・ＲＡＭ０
第１図は本発明に係るデータ処理装置の概略構成を示す
ブロック図、第２図は第１図に示したＲＯＭとＦＬＡＳ
Ｈメモリのフェーズテーブルを示す図、第３図は第１図
に示した本発明に係るＭＰＵによるプログラムのロード
制御の動作を説明するためのフローチャート、第４図は
本発明に係る第１図 第６図
ブロック図、第２図は第１図に示したＲＯＭとＦＬＡＳ
Ｈメモリのフェーズテーブルを示す図、第３図は第１図
に示した本発明に係るＭＰＵによるプログラムのロード
制御の動作を説明するためのフローチャート、第４図は
本発明に係る第１図 第６図
Claims (2)
- （１）各フェーズに対応するアドレスデータと、該アド
レスデータに該当するデータとを記憶する第１の記憶手
段を有し、前記アドレスデータに該当した所望のデータ
をロードして該データに応じた動作を実行するデータ処
理装置において、前記フェーズに対応するアドレスデー
タと、該アドレスデータに該当し、前記第１の記憶手段
に記憶されているデータに替るデータとを記憶すると共
に、前記動作時に用いるデータが記憶されている記憶手
段を選択する選択情報を、前記フェーズに対応付けて記
憶する第２の記憶手段と、前記選択情報に応じて該当す
るデータを前記第１及び第２の記憶手段からロードする
制御手段と を具えたことを特徴とするデータ処理装置。 - （２）各フェーズに対応するアドレスデータと、該アド
レスデータに該当するデータとを記憶する第１の記憶手
段を有し、前記アドレスデータに対応した所望のデータ
をロードして該データに応じた動作を実行するデータ処
理装置において、前記フェーズに対応するアドレスデー
タと、該アドレスデータに該当し、前記第１の記憶手段
に記憶されているデータに替るデータとを記憶すると共
に、前記動作時に用いるデータが記憶されている記憶手
段を選択する選択情報を、前記使用順位に対応付けて記
憶する第２の記憶手段と、前記フェーズに対応する選択
情報に応じて前記アドレスデータを前記第１又は第２の
記憶手段からロードする第１の制御手段と、 前記ロードされたアドレスデータを記憶する第３の記憶
手段と、 前記第３の記憶手段に記憶されているアドレスデータに
応じて該当するデータを前記第１及び第２の記憶手段か
らロードする第２の制御手段とを具えたことを特徴とす
るデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329028A JP2961781B2 (ja) | 1989-12-19 | 1989-12-19 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1329028A JP2961781B2 (ja) | 1989-12-19 | 1989-12-19 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03189726A true JPH03189726A (ja) | 1991-08-19 |
| JP2961781B2 JP2961781B2 (ja) | 1999-10-12 |
Family
ID=18216795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1329028A Expired - Fee Related JP2961781B2 (ja) | 1989-12-19 | 1989-12-19 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2961781B2 (ja) |
-
1989
- 1989-12-19 JP JP1329028A patent/JP2961781B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2961781B2 (ja) | 1999-10-12 |
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