JPH0319278A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
- Publication number
- JPH0319278A JPH0319278A JP1153426A JP15342689A JPH0319278A JP H0319278 A JPH0319278 A JP H0319278A JP 1153426 A JP1153426 A JP 1153426A JP 15342689 A JP15342689 A JP 15342689A JP H0319278 A JPH0319278 A JP H0319278A
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- JP
- Japan
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- collector
- lead
- iil
- npn transistor
- semiconductor film
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- Pending
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＩＩＬの高速化，微細化を図った半導体集積回
路の製造方法に関する。
路の製造方法に関する。
従来の技術
従来の技術によるＩＩＬの製造方法を第２図（ａ）〜（
ｄ）に示す。
ｄ）に示す。
第２図（ａ）に示されるように、Ｐ型基板２３中にＮＰ
Ｎ｝ヲンジスタの埋込エミッタ層２４を形威した後、Ｎ
型エピタキシャル層２６を直長ずる。
Ｎ｝ヲンジスタの埋込エミッタ層２４を形威した後、Ｎ
型エピタキシャル層２６を直長ずる。
さらに素子分離ＬＯＣＯＳ膜２６と、Ｎ型エビタキシャ
ル層２６０表面に酸化膜２７を形成する。
ル層２６０表面に酸化膜２７を形成する。
次に第２図（ロ）に示されているように、ＮＰＮトラン
ジスタの外部ベース層２８ ，ＰＮＰ トランジスタの
エミッタ層２９，コレクタ層ｓｏ．続いてＮＰＮトラン
ジスタの活性ベース層３１を、フォトリングラフィによ
るレジストをマスクに選択的に不純物をイオン注入する
等によｂ形成する。
ジスタの外部ベース層２８ ，ＰＮＰ トランジスタの
エミッタ層２９，コレクタ層ｓｏ．続いてＮＰＮトラン
ジスタの活性ベース層３１を、フォトリングラフィによ
るレジストをマスクに選択的に不純物をイオン注入する
等によｂ形成する。
さらに第２図（Ｃ）のように、フォトリソグラフィによ
るレジストをマスクに選択的にＮＰＮトランジスタのコ
レクタ部の酸化膜２７をエッチング除去によシ開孔し、
或長させ九Ｎ１ポリシリコン３２からこれらの開孔を通
して不純物を導入し、ＮＰＮ トランジスタのコレクタ
層３３を形成する。
るレジストをマスクに選択的にＮＰＮトランジスタのコ
レクタ部の酸化膜２７をエッチング除去によシ開孔し、
或長させ九Ｎ１ポリシリコン３２からこれらの開孔を通
して不純物を導入し、ＮＰＮ トランジスタのコレクタ
層３３を形成する。
最後に第２図（ｄ）に示されているように、フォトリソ
グラフィによるレジストをマスクに選択的にＰＮＰトラ
ンジスタのエミッタおよびコレクタのコンタクト部の酸
化膜２７をエッチング除去し、或長した配線用メタルを
パターニングし、ＮＰＮトランジスタのコレクタ電極ｓ
４，ＰＮＰトランジスタのエミッタ電極３６とコレクタ
電極３６を形威する。
グラフィによるレジストをマスクに選択的にＰＮＰトラ
ンジスタのエミッタおよびコレクタのコンタクト部の酸
化膜２７をエッチング除去し、或長した配線用メタルを
パターニングし、ＮＰＮトランジスタのコレクタ電極ｓ
４，ＰＮＰトランジスタのエミッタ電極３６とコレクタ
電極３６を形威する。
発明が解決しようとする課題
このような従来の製造方法では、各拡散領域および開孔
部の位置はフォトリングラフィによるマスク合せで決ま
るため、合せ余裕が必要であ゜る。
部の位置はフォトリングラフィによるマスク合せで決ま
るため、合せ余裕が必要であ゜る。
このことは各領域の増大につなかｆｉＮＰＮ｝ヲンジス
タのベース抵抗や寄生容量の増加を生じ、ＩＩＬの高速
化の妨げになる。
タのベース抵抗や寄生容量の増加を生じ、ＩＩＬの高速
化の妨げになる。
課題を解決するための手段
以上のような課題を解決するための手段として本発明の
製造方法では、ＩＩＴ．においてＮＰＮトランジスタの
ベース引出部，コレクタ引出部．外部ベース領域，活性
ベース領域，コレクタ領域．およびＰＮＰトランジスタ
のエミッタ引出部，エミッタ領域．コレクタ領域のすべ
てを自己整合的に形成する。
製造方法では、ＩＩＴ．においてＮＰＮトランジスタの
ベース引出部，コレクタ引出部．外部ベース領域，活性
ベース領域，コレクタ領域．およびＰＮＰトランジスタ
のエミッタ引出部，エミッタ領域．コレクタ領域のすべ
てを自己整合的に形成する。
作 用
本発明の半導体集積回路の製造方法によると、各拡散領
域および各電極引出部間のマスク合せ余裕の必要がなく
、各領域を小さくすることができる。
域および各電極引出部間のマスク合せ余裕の必要がなく
、各領域を小さくすることができる。
実施例
第１図（ａ）〜（●）は本発明の製造方法の実施例を示
した工程順断面図である。
した工程順断面図である。
まず第１図（ａ）に示すように、Ｐ型基板１中にＩＩＬ
のＮＰＮトランジスタの埋込エミッタ層２を形成し、Ｎ
型エピタキシャル層３を威長させ、素子分離ＬＯＣＯＳ
膜４を形成する。次に窒化膜い選択的にエッチングし，
ＮＰＮトランジスタのコレクタ部カよびラテラルＰＮＰ
トランジスタのベース部上の戸ポリシリコンに溝を形
成する。さらに窒化膜７を戒長した後、全面に或長した
ＣＶＤ酸化膜を異方性エッチングし、ＣＶＤ酸化膜サイ
ドウオール８を戸ポリシリコン６０段差部に形成する。
のＮＰＮトランジスタの埋込エミッタ層２を形成し、Ｎ
型エピタキシャル層３を威長させ、素子分離ＬＯＣＯＳ
膜４を形成する。次に窒化膜い選択的にエッチングし，
ＮＰＮトランジスタのコレクタ部カよびラテラルＰＮＰ
トランジスタのベース部上の戸ポリシリコンに溝を形
成する。さらに窒化膜７を戒長した後、全面に或長した
ＣＶＤ酸化膜を異方性エッチングし、ＣＶＤ酸化膜サイ
ドウオール８を戸ポリシリコン６０段差部に形成する。
次に第１図Φ》に示されているように、ＣｖＤ酸化膜サ
イドウオール８をマスクニ渭択的に窒化膜７をエッチン
グ除去した後、サイドウオール８を除去する。さらにＰ
＋ポリシリコン６の段差部の窒化膜９をマスクにＰ＋ポ
リシリコン６を選択的に酸化して酸化膜１ｏを形成する
。
イドウオール８をマスクニ渭択的に窒化膜７をエッチン
グ除去した後、サイドウオール８を除去する。さらにＰ
＋ポリシリコン６の段差部の窒化膜９をマスクにＰ＋ポ
リシリコン６を選択的に酸化して酸化膜１ｏを形成する
。
その後第１図＜ｃ）に示すように、窒化膜９を除去した
後、酸化膜１ｏをマスクに選択的にＰ＋ボリシリコン６
と窒化膜６をエッチング除去し、ＮＰＮトランジスタの
ベース引出部開孔１１，およびＰＮＰ トランジスタの
エミッタ引出部開孔１２とコレクタ引出部開孔１３を形
成する。
後、酸化膜１ｏをマスクに選択的にＰ＋ボリシリコン６
と窒化膜６をエッチング除去し、ＮＰＮトランジスタの
ベース引出部開孔１１，およびＰＮＰ トランジスタの
エミッタ引出部開孔１２とコレクタ引出部開孔１３を形
成する。
さらに第１図（ｄ）のように、酸化膜１０を除去した後
、再度全面にポリシリコンを或長し、ついでこのポリシ
リコンを異方性エッチングにようサイドウオール１４を
形成し、ＮＰＮトランジスタのベース引出部およびＰＮ
Ｐ トランジスタのエミッタ引出部とコレクタ引出部を
形成する。この後ＮＰＮトランジスタのコレクタ部およ
びラテラルＰＮＰ トランジスタのベース部上の窒化膜
１５をマスクに選択的にポリシリコンの表面を酸化し、
ＮＰＮトランジスタのベース引出部とコレクタ引出部間
のポリシリコン電極間酸化膜１６を形成する０この際，
ＮＰＮトランジスタのベース引出部開孔１１を通しての
Ｐ＋ポリシリコンからの不純物拡散によう外部ベース層
１７を、ＰＮＰ トランジスタのエミッタ引出部開孔１
２およびコレクタ引出部開孔１３を通してのＰ＋ポリシ
リコンからの拡散によシそれぞれエミッタ層１８，コレ
クタ層１９を形成する。
、再度全面にポリシリコンを或長し、ついでこのポリシ
リコンを異方性エッチングにようサイドウオール１４を
形成し、ＮＰＮトランジスタのベース引出部およびＰＮ
Ｐ トランジスタのエミッタ引出部とコレクタ引出部を
形成する。この後ＮＰＮトランジスタのコレクタ部およ
びラテラルＰＮＰ トランジスタのベース部上の窒化膜
１５をマスクに選択的にポリシリコンの表面を酸化し、
ＮＰＮトランジスタのベース引出部とコレクタ引出部間
のポリシリコン電極間酸化膜１６を形成する０この際，
ＮＰＮトランジスタのベース引出部開孔１１を通しての
Ｐ＋ポリシリコンからの不純物拡散によう外部ベース層
１７を、ＰＮＰ トランジスタのエミッタ引出部開孔１
２およびコレクタ引出部開孔１３を通してのＰ＋ポリシ
リコンからの拡散によシそれぞれエミッタ層１８，コレ
クタ層１９を形成する。
最後に第１図（ｅ）に示されているように、ＮＰＮトラ
ンジスタのコレクタ部の窒化膜１５を除去してコレクタ
引出部開孔を形威した後、或長したポリシリコン２０か
らのＮＰＮトランジスタのコレクタ引出部開孔を通して
の不純物拡散によう、ＮＰＮトランジスタの活性ベース
層２１とコレクタ層２２を形威する。以上のように本発
明の製造方法によると、ＩＩＬにおいてＮＰＮトランジ
スタのベース引出部，コレクタ引出部．外部ベース領域
．活性ベース領域．コレクタ領域，およびラテラルＰＮ
Ｐ トランジスタのエミッタ引出部．エミフタ領域，コ
レクタ領域をすべて自己整合的に形成できる。例えば１
．６μｍのリングラフィ技術では、ＮＰＮトランジスタ
のコレクタ面積やぺ−ス面積を従来の製造方法の２０％
程度に縮小でき、ＩＩＬのゲート遅延時間も従来の５０
％程度に高速化できる。
ンジスタのコレクタ部の窒化膜１５を除去してコレクタ
引出部開孔を形威した後、或長したポリシリコン２０か
らのＮＰＮトランジスタのコレクタ引出部開孔を通して
の不純物拡散によう、ＮＰＮトランジスタの活性ベース
層２１とコレクタ層２２を形威する。以上のように本発
明の製造方法によると、ＩＩＬにおいてＮＰＮトランジ
スタのベース引出部，コレクタ引出部．外部ベース領域
．活性ベース領域．コレクタ領域，およびラテラルＰＮ
Ｐ トランジスタのエミッタ引出部．エミフタ領域，コ
レクタ領域をすべて自己整合的に形成できる。例えば１
．６μｍのリングラフィ技術では、ＮＰＮトランジスタ
のコレクタ面積やぺ−ス面積を従来の製造方法の２０％
程度に縮小でき、ＩＩＬのゲート遅延時間も従来の５０
％程度に高速化できる。
発明の効果
以上説明したように本発明の半導体集積回路の製造方法
によれば、各拡散領域および引出部間のマスク合せ余裕
の必要がなく、各領域を小さくすることができる。１た
ＮＰＮトランジスタのベース引出部にＰ１ポリシリコン
を用いるためベース抵抗を低減することができ、さらに
各拡散層をポリシリコンからの不純物拡散で形成するた
め各拡散層を浅く形成できる。以上のように各寄生容量
やベース抵抗等のＩＩＬの高速動作を妨げる要因を低減
できる。
によれば、各拡散領域および引出部間のマスク合せ余裕
の必要がなく、各領域を小さくすることができる。１た
ＮＰＮトランジスタのベース引出部にＰ１ポリシリコン
を用いるためベース抵抗を低減することができ、さらに
各拡散層をポリシリコンからの不純物拡散で形成するた
め各拡散層を浅く形成できる。以上のように各寄生容量
やベース抵抗等のＩＩＬの高速動作を妨げる要因を低減
できる。
第１図（ａ）〜（ｅ）は本発明の実施例に関し工程順に
示した断面図、第２図（ａ）〜（ｄ）は従来例の工程順
を示す断面図である。 ６・・・・・・窒化膜、６・・・・・・Ｐ＋ポリシリコ
ン、７・・・・・・窒化膜、８・・・・・・ＣＶＤ酸化
膜サイドウオール９・・・・・・窒化膜、１ｏ・・・・
・・酸化膜、１１・・・・・・ＮＰＮトランジスタベー
ス引出部開孔、１２・・・・・・ＰＮＰトランジスタエ
ミッタ引出部開孔、１３・・・・・・ＰＮＰトランジス
タコレクタ引出部開孔、１４・・・・・・ポリシリコン
サイドウオール、１５・・・・・・窒化膜、１６・・・
・・・ポリシリコン電極間酸化膜、１７・・・・・・Ｎ
ＰＮトランジスタ外部ベース層、１８・・・・・・ＰＮ
Ｐ トランジスタエミッタ層、１９・川・・ＰＮＰ ｝
フンジスタコレクタ層、２０・・・・・・針ポリシリコ
ン、２１・・・・・・ＮＰＮトランジスタ活性ベース層
、２２・・・・・・ＮＰＮトランジスタコレクタ層、２
８ −−−−−− Ｎ Ｐ Ｎトランジスタ外部ベー
ス［２９・・・・・・ＰＮＰ トランジスタエＺ７夕層
、３０・・・・・・ＰＮＰトランジスタコレクタ層、３
１・・・・・・ＮＰＮトランジスタ活性ベースｍｌ、３
２・・・・・・ｒボリシリコン、３３・・・・・・ＮＰ
Ｎトランジスタコレクタ層。
示した断面図、第２図（ａ）〜（ｄ）は従来例の工程順
を示す断面図である。 ６・・・・・・窒化膜、６・・・・・・Ｐ＋ポリシリコ
ン、７・・・・・・窒化膜、８・・・・・・ＣＶＤ酸化
膜サイドウオール９・・・・・・窒化膜、１ｏ・・・・
・・酸化膜、１１・・・・・・ＮＰＮトランジスタベー
ス引出部開孔、１２・・・・・・ＰＮＰトランジスタエ
ミッタ引出部開孔、１３・・・・・・ＰＮＰトランジス
タコレクタ引出部開孔、１４・・・・・・ポリシリコン
サイドウオール、１５・・・・・・窒化膜、１６・・・
・・・ポリシリコン電極間酸化膜、１７・・・・・・Ｎ
ＰＮトランジスタ外部ベース層、１８・・・・・・ＰＮ
Ｐ トランジスタエミッタ層、１９・川・・ＰＮＰ ｝
フンジスタコレクタ層、２０・・・・・・針ポリシリコ
ン、２１・・・・・・ＮＰＮトランジスタ活性ベース層
、２２・・・・・・ＮＰＮトランジスタコレクタ層、２
８ −−−−−− Ｎ Ｐ Ｎトランジスタ外部ベー
ス［２９・・・・・・ＰＮＰ トランジスタエＺ７夕層
、３０・・・・・・ＰＮＰトランジスタコレクタ層、３
１・・・・・・ＮＰＮトランジスタ活性ベースｍｌ、３
２・・・・・・ｒボリシリコン、３３・・・・・・ＮＰ
Ｎトランジスタコレクタ層。
Claims (1)
- 半導体基板上に第１の絶縁膜、続いて第１の半導体膜を
重ねて形成する工程と、前記第１の半導体膜を選択的に
エッチングしＩＩＬのＮＰＮトランジスタコレクタ部お
よびラテラルＰＮＰトランジスタのベース部上の前記第
１の半導体膜に溝を形成する工程と、前記半導体膜溝の
側壁および底面端部に第２の絶縁膜からなるサイドウォ
ールを形成する工程と、前記第２の絶縁膜をマスクに前
記第１の半導体膜表面に第３の絶縁膜を形成する工程と
、前記第２の絶縁膜を除去する工程と、前記第３の絶縁
膜をマスクに前記半導体膜溝の側壁および底面端部の半
導体膜、続いて前記半導体膜溝の底面端部の前記第１の
絶縁膜をエッチングしＩＩＬのＮＰＮトランジスタベー
ス引出部開孔およびＰＮＰトランジスタのエミッタ引出
部開孔とコレクタ引出部開孔を形成する工程と、前記半
導体膜溝の側壁に第２の半導体膜からサイドウォールを
形成し前記ＩＩＬのＮＰＮトランジスタベース引出部開
孔およびＰＮＰトランジスタのエミッタ引出部開孔とコ
レクタ引出部開孔を前記第１の半導体膜の側壁と接続す
る工程と、前記半導体膜溝の底面中央部に残された前記
第１の絶縁膜をマスクに前記第１の半導体膜および前記
半導体膜サイドウォールの表面に第４の絶縁膜を形成し
ＩＩＬのＮＰＮトランジスタのベース引出部とコレクタ
引出部間の絶縁膜を形成する工程と、前記第１の半導体
膜から前記ＩＩＬのＮＰＮトランジスタベース引出部開
孔およびＰＮＰトランジスタのエミッタ引出部開孔とコ
レクタ引出部開孔を通して第１の不純物を半導体基板中
に導入しＩＩＬのＮＰＮトランジスタ外部ベース層およ
びＰＮＰトランジスタのエミッタ層とコレクタ層を形成
する工程と、前記ＩＩＬのＮＰＮトランジスタコレクタ
部に残された第１の半導体膜を除去しＩＩＬのＮＰＮト
ランジスタコレクタ引出部開孔を形成する工程と、前記
ＩＩＬのＮＰＮトランジスタコレクタ引出部開孔を通し
て第２および第３の不純物を半導体基板中に導入しＩＩ
Ｌ（７）ＮＰＮトランジスタ活性ベース層とコレクタ層
を形成する工程とを含むことを特徴とする半導体集積回
路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153426A JPH0319278A (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153426A JPH0319278A (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319278A true JPH0319278A (ja) | 1991-01-28 |
Family
ID=15562255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153426A Pending JPH0319278A (ja) | 1989-06-15 | 1989-06-15 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319278A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190779A (ja) * | 1991-09-24 | 1993-07-30 | Matsushita Electron Corp | 半導体集積回路装置とその製造方法 |
| EP0534632A3 (en) * | 1991-09-24 | 1995-11-02 | Matsushita Electronics Corp | Semiconductor integrated circuit device and method of fabricating the same |
| KR100419674B1 (ko) * | 1995-05-19 | 2004-12-03 | 소니 가부시끼 가이샤 | 반도체장치및그제조방법 |
-
1989
- 1989-06-15 JP JP1153426A patent/JPH0319278A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05190779A (ja) * | 1991-09-24 | 1993-07-30 | Matsushita Electron Corp | 半導体集積回路装置とその製造方法 |
| EP0534632A3 (en) * | 1991-09-24 | 1995-11-02 | Matsushita Electronics Corp | Semiconductor integrated circuit device and method of fabricating the same |
| US5591656A (en) * | 1991-09-24 | 1997-01-07 | Matsushita Electronics Corporation, Ltd. | Semiconductor integrated circuit device with self-aligned superhigh speed bipolar transistor |
| KR100419674B1 (ko) * | 1995-05-19 | 2004-12-03 | 소니 가부시끼 가이샤 | 반도체장치및그제조방법 |
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