JPS60235461A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60235461A JPS60235461A JP59091270A JP9127084A JPS60235461A JP S60235461 A JPS60235461 A JP S60235461A JP 59091270 A JP59091270 A JP 59091270A JP 9127084 A JP9127084 A JP 9127084A JP S60235461 A JPS60235461 A JP S60235461A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- film
- silicon film
- thin film
- thin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかがシ、特に多結晶シ
リコン膜の電極に用いるノ（イボーラ型のトランジスタ
において、自己整合により小型でかつ高性能なトランジ
スタの製造方法に関するものである。
リコン膜の電極に用いるノ（イボーラ型のトランジスタ
において、自己整合により小型でかつ高性能なトランジ
スタの製造方法に関するものである。
従来、多結晶シリコン膜を配線及び電極に用いる半導体
装置において、ＫＯＨ，Ｈ，０，ＩＰＡの混合液を用い
て、自己整合により、エミッタ・ベース間を分離する製
造方法はすでに考えられている。
装置において、ＫＯＨ，Ｈ，０，ＩＰＡの混合液を用い
て、自己整合により、エミッタ・ベース間を分離する製
造方法はすでに考えられている。
第１図乃至第３図は、ＫＯＨ、Ｈ，０、Ｉ ＰＡの混合
液によりエミッタ・ベース間分離を行なう従来技術の製
造方法の説明図である。第１図において第１の薄膜１１
をマスクにして、イオン打ち込み法により半導体基板１
５上の多結晶シリコン膜１３にビー不純物を添加する。
液によりエミッタ・ベース間分離を行なう従来技術の製
造方法の説明図である。第１図において第１の薄膜１１
をマスクにして、イオン打ち込み法により半導体基板１
５上の多結晶シリコン膜１３にビー不純物を添加する。
該ヒ不純物はｌＸｌ０”σ−３以上の濃度が適当である
。次に第２図において、第１の薄膜１１を所定の量だけ
エツチングし、残存する第１の薄膜１１をマスクにして
第２の薄膜１２をエツチングする。この時前記イオン打
ち込み法による不純物の添加の際に不純物が添加されて
いない多結晶シリコン膜１４の一部が露出する。
。次に第２図において、第１の薄膜１１を所定の量だけ
エツチングし、残存する第１の薄膜１１をマスクにして
第２の薄膜１２をエツチングする。この時前記イオン打
ち込み法による不純物の添加の際に不純物が添加されて
いない多結晶シリコン膜１４の一部が露出する。
次に第３図において、ＫＯＨ，Ｈ２Ｏ，ＩＰＡの混合液
を用いて、前記露出した多結晶シリコン膜】４の一部を
薄膜１２をマスクにしてエツチングし分離溝１６を形成
する。この時分離溝１６はサイドエツチングにより薄膜
１２のパターン・エッヂよりも中の方へ広がる。また多
結晶シリコン膜１３は？不純物が高濃度に添加されてい
る為にエツチングされないし、更に半導体基板１５は表
面の結晶軸が（１１１，）のものを用いればエツチング
されない。
を用いて、前記露出した多結晶シリコン膜】４の一部を
薄膜１２をマスクにしてエツチングし分離溝１６を形成
する。この時分離溝１６はサイドエツチングにより薄膜
１２のパターン・エッヂよりも中の方へ広がる。また多
結晶シリコン膜１３は？不純物が高濃度に添加されてい
る為にエツチングされないし、更に半導体基板１５は表
面の結晶軸が（１１１，）のものを用いればエツチング
されない。
以上で多結晶シリコン膜１３と１４は、自己整合により
分離され、例えばバイポーラ型のトランジスタでは、多
結晶シリコン膜１４をエミッタ電極、多結晶シリコン膜
１３をベース電極とすれば、エミッタ・ベース間を前記
分離溝１６の幅のみで分離することが可能になる。
分離され、例えばバイポーラ型のトランジスタでは、多
結晶シリコン膜１４をエミッタ電極、多結晶シリコン膜
１３をベース電極とすれば、エミッタ・ベース間を前記
分離溝１６の幅のみで分離することが可能になる。
上記従来の製造方法を用いて自己整合により形成した素
子を用いた場合、多結晶シリコン膜１３及び１４の膜厚
は、配線としても使用され、更に配線の抵抗を低くする
為にできる限り厚くすることが必要であった。その理由
は、多結晶シリコン膜が薄いと、該多結晶シリコン膜で
形成した配線の抵抗が高くなり回路設計上制約をうける
とともに回路の動作速何にも悪影響を及ばずことになる
ためである。しかしながら、前記分離溝１６を形成する
場合には、該分離溝】６の幅は、前記多結晶シリコン膜
１４のサイドエツチングにより決定される。更に該サイ
ドエツチング量は、多結晶シリコン膜１４の膜厚に依存
する。例えば多結晶シリコン膜厚が５００ＯＡでは分離
溝１６の幅は約０８μとなり、従ってこの場合バイポー
ラトランジスタにおけるエミッタ・ベース間の距離は０
．８μより短かくすることは困難であった。
子を用いた場合、多結晶シリコン膜１３及び１４の膜厚
は、配線としても使用され、更に配線の抵抗を低くする
為にできる限り厚くすることが必要であった。その理由
は、多結晶シリコン膜が薄いと、該多結晶シリコン膜で
形成した配線の抵抗が高くなり回路設計上制約をうける
とともに回路の動作速何にも悪影響を及ばずことになる
ためである。しかしながら、前記分離溝１６を形成する
場合には、該分離溝】６の幅は、前記多結晶シリコン膜
１４のサイドエツチングにより決定される。更に該サイ
ドエツチング量は、多結晶シリコン膜１４の膜厚に依存
する。例えば多結晶シリコン膜厚が５００ＯＡでは分離
溝１６の幅は約０８μとなり、従ってこの場合バイポー
ラトランジスタにおけるエミッタ・ベース間の距離は０
．８μより短かくすることは困難であった。
本発明の目的は、上記欠点を除き１分離溝をよシ小さく
することによりエミッタ・ベース間の距離を短かくシ、
小型でかつ高性能な半導体装置の製造方法を提供するこ
とにある。
することによりエミッタ・ベース間の距離を短かくシ、
小型でかつ高性能な半導体装置の製造方法を提供するこ
とにある。
本発明は、選択的に絶縁膜で覆われた半導体基板の一主
面上に多結晶シリコン膜を被着する工程と、該多結晶シ
リコン膜を選択的に除去し、所望の膜厚のみ残存させる
工程と、少なくとも残存する前記多結晶シリコン膜上に
耐酸化性材料を含む第１の薄膜を被着する工程と、該第
１の薄膜上に、少なくとも第２の薄膜を被着する工程と
、該第２の薄膜をパターニングし、所望の位置に残存さ
せる工程と、該残存する第２の薄膜をマスクにして。
面上に多結晶シリコン膜を被着する工程と、該多結晶シ
リコン膜を選択的に除去し、所望の膜厚のみ残存させる
工程と、少なくとも残存する前記多結晶シリコン膜上に
耐酸化性材料を含む第１の薄膜を被着する工程と、該第
１の薄膜上に、少なくとも第２の薄膜を被着する工程と
、該第２の薄膜をパターニングし、所望の位置に残存さ
せる工程と、該残存する第２の薄膜をマスクにして。
イオン打ち込み法により前記多結晶シリコン膜に不純物
を添加する工程と、前記残存する第２の薄膜の少なくと
も側面をわずかに除去し該第２の薄膜をマスクにして第
１の薄膜を除去し、前記膜厚の薄い残存する多結晶シリ
コン膜表面を露出する工程と、前記１部露出した不純物
が添加されていない領域の多結晶シリコン膜を除去し、
前記不純物が添加されていない領域と不純物が添加され
ている領域とを分離する工程とを含むことを特徴とする
半導体装置の製造方法である。
を添加する工程と、前記残存する第２の薄膜の少なくと
も側面をわずかに除去し該第２の薄膜をマスクにして第
１の薄膜を除去し、前記膜厚の薄い残存する多結晶シリ
コン膜表面を露出する工程と、前記１部露出した不純物
が添加されていない領域の多結晶シリコン膜を除去し、
前記不純物が添加されていない領域と不純物が添加され
ている領域とを分離する工程とを含むことを特徴とする
半導体装置の製造方法である。
即ち、分離溝を形成する前の工程において、能動素子領
域のみの多結晶シＩＪ ’−ｒン膜を所望の厚さに薄く
して、分離溝形成の際のサイドエツチング量を小さくシ
、その結果トランジスタのエミッタ・ベース間の距離を
短かくしようとするものである。
域のみの多結晶シＩＪ ’−ｒン膜を所望の厚さに薄く
して、分離溝形成の際のサイドエツチング量を小さくシ
、その結果トランジスタのエミッタ・ベース間の距離を
短かくしようとするものである。
次に本発明を実施例により説明する。第４図乃至第９図
は、本発明をバイポーラトランジスタを含む半導体集積
回路の製造に実施した場合の主な製造工程のバイポーラ
トランジスタ部の断面図である。
は、本発明をバイポーラトランジスタを含む半導体集積
回路の製造に実施した場合の主な製造工程のバイポーラ
トランジスタ部の断面図である。
まずＰ型のベース領域２２が形成されているＮ型半導体
基板２１表面を熱酸化膜２３で覆い、更にベース領域２
２に達する開孔部を形成して該開孔部を覆うように前記
半導体基板２１の表面に多結晶シリコン膜２４を形成す
る。該多結晶シリコン膜は約５ｏｏｏＡが適当である（
第４図）。
基板２１表面を熱酸化膜２３で覆い、更にベース領域２
２に達する開孔部を形成して該開孔部を覆うように前記
半導体基板２１の表面に多結晶シリコン膜２４を形成す
る。該多結晶シリコン膜は約５ｏｏｏＡが適当である（
第４図）。
次圧将来トランジスタのベース・エミッタ電極が形成さ
れる個所の前記多結晶シリコン膜２４表面をわずかに除
去する。該除去する多結晶シリコン膜２４の量は約２０
００ｋが適当である（第５図）。
れる個所の前記多結晶シリコン膜２４表面をわずかに除
去する。該除去する多結晶シリコン膜２４の量は約２０
００ｋが適当である（第５図）。
次に前記多結晶シリコン膜２４の表面にシリコン窒化膜
２５．シリコン酸化膜２６を順次被着し、該シリコン酸
化膜２６のみを将来エミッタ領域になるところに残すよ
うにパターニングする。更に該残存するシリコン酸化膜
をマスクにして、イオン打ち込み法により将来ペース取
り出し用電極となる多結晶シリコン膜２４の領域ヘボロ
ン不純物を添加する（第６図）。
２５．シリコン酸化膜２６を順次被着し、該シリコン酸
化膜２６のみを将来エミッタ領域になるところに残すよ
うにパターニングする。更に該残存するシリコン酸化膜
をマスクにして、イオン打ち込み法により将来ペース取
り出し用電極となる多結晶シリコン膜２４の領域ヘボロ
ン不純物を添加する（第６図）。
次に第１図乃至第３図において説明した製造方法により
分離溝２７を形成する（第７図）。
分離溝２７を形成する（第７図）。
次に残存するシリコン窒化膜２５をマスクにして、多結
晶シリコン膜２４の表面及び分離溝２７内部に熱酸化膜
２８を形成し、前記シリコン窒化膜２５を除去した後エ
ミッタ領域２９を形成する（第８図）、。
晶シリコン膜２４の表面及び分離溝２７内部に熱酸化膜
２８を形成し、前記シリコン窒化膜２５を除去した後エ
ミッタ領域２９を形成する（第８図）、。
次に従来法により金属配線３０．３０’、３０“を形成
して装置の形成を完了する（第９図）。
して装置の形成を完了する（第９図）。
上記実施例では、トランジスタのベース・エミッタ電極
となるところの多結晶シリコン膜２４を約３００ＯＡと
薄くしている。これによｐベース・エミッタ間の分離溝
２７を形成する時の横広が９を従来の約０．８μから約
０．４μに小さくすることが可能となり、その結果エミ
ッタ・ベース間の距離が短かくなりより小型で高性能な
トランジスタを形成することができる。又多結晶シリコ
ン膜２４はトランジスタ領域のみ薄くする為に、その他
の配線領域においては、多結晶シリコン膜は厚いせオに
なっている為、従来と全く同様の低抵抗のポリシリ配線
が可能になる。
となるところの多結晶シリコン膜２４を約３００ＯＡと
薄くしている。これによｐベース・エミッタ間の分離溝
２７を形成する時の横広が９を従来の約０．８μから約
０．４μに小さくすることが可能となり、その結果エミ
ッタ・ベース間の距離が短かくなりより小型で高性能な
トランジスタを形成することができる。又多結晶シリコ
ン膜２４はトランジスタ領域のみ薄くする為に、その他
の配線領域においては、多結晶シリコン膜は厚いせオに
なっている為、従来と全く同様の低抵抗のポリシリ配線
が可能になる。
上記実施例では、最初の多結晶シリコン膜厚が約５００
ＯＡの場合について説明し７たが、該多結晶シリコン膜
厚は所望の膜厚に設定することは可能であるし、また除
去する多結晶シリコン膜の量も同様に所望の値に設定可
能である。
ＯＡの場合について説明し７たが、該多結晶シリコン膜
厚は所望の膜厚に設定することは可能であるし、また除
去する多結晶シリコン膜の量も同様に所望の値に設定可
能である。
又実施例においては、シリコン酸化膜２６をマスクにし
てイオン打ち込み法により、Ｐ型不純物を添加したがシ
リコン窒化膜２５の表面にシリコン酸化膜と多結晶シリ
コン膜を順次被着した２層構造をマスクにしてボロンを
添加し、前記シリコン膜を該シリコン酸化膜上の多結晶
シリコン膜をマスクにして所望の量サイドエツチングし
該多結晶シリコン膜のみを除去した後、残存するシリコ
ン酸化膜をマスクにしてシリコン窒化膜２５を除去し、
多結晶シリコン膜２４のボロンが添加されていない領域
を露出させることも可能である。
てイオン打ち込み法により、Ｐ型不純物を添加したがシ
リコン窒化膜２５の表面にシリコン酸化膜と多結晶シリ
コン膜を順次被着した２層構造をマスクにしてボロンを
添加し、前記シリコン膜を該シリコン酸化膜上の多結晶
シリコン膜をマスクにして所望の量サイドエツチングし
該多結晶シリコン膜のみを除去した後、残存するシリコ
ン酸化膜をマスクにしてシリコン窒化膜２５を除去し、
多結晶シリコン膜２４のボロンが添加されていない領域
を露出させることも可能である。
更に実施例では、ＮＰＮ）ランジスタについて説明した
が不純物及び不純物添加領域を変えることによ５ＰＮＰ
）ランジスタにも適用できるし、これらの素子を含む集
積回路装置にも適用できる。
が不純物及び不純物添加領域を変えることによ５ＰＮＰ
）ランジスタにも適用できるし、これらの素子を含む集
積回路装置にも適用できる。
第１図乃至第３図は従来の分離溝を形成する場合の主な
製造工程における断面図である。第４図乃至第９図は本
発明をバイポーラ半導体装置に実施した場合の主な製造
工程における断面図である。 同、図において、１１．１２・・・・・・薄膜、１３，
１４゜２４・・・・・多結晶シリコン膜、１５．２１・
・・・半導体基板、１６．２７・・・・・・分離溝、２
２・・・・・・ベース領域。 ２３．２６．２８・・・・ シリコン酸化膜％ ２５・
・・・・・シリコン窒化膜、２９・・・・・・エミッタ
領域、３０・・・・・・金第１図 第２図 第３図 ＄４図 拍５図 第６図 第７図 第８図 第？図
製造工程における断面図である。第４図乃至第９図は本
発明をバイポーラ半導体装置に実施した場合の主な製造
工程における断面図である。 同、図において、１１．１２・・・・・・薄膜、１３，
１４゜２４・・・・・多結晶シリコン膜、１５．２１・
・・・半導体基板、１６．２７・・・・・・分離溝、２
２・・・・・・ベース領域。 ２３．２６．２８・・・・ シリコン酸化膜％ ２５・
・・・・・シリコン窒化膜、２９・・・・・・エミッタ
領域、３０・・・・・・金第１図 第２図 第３図 ＄４図 拍５図 第６図 第７図 第８図 第？図
Claims (1)
- 選択的に絶縁膜で覆われた半導体基板の一主面上に多結
晶シリコン膜を被着する工程と、該多結晶シリコン膜の
所定部分の膜厚を、選択的に除去し、残存する前記多結
晶シリコン膜上に耐酸化性材料を含む第１の薄膜を被着
する工程と、前記所定部分上の該第１の薄膜上に第２の
薄膜を形状形成する工程と、該第２の薄膜をマスクにし
て、イオン打ち込み法により前記多結晶シリコン膜に不
純物を添加する工程と、前記形状形成せる第２の薄膜の
少なくとも側面をわずかに除去し、−該第２の薄膜をマ
スクにして第１の薄膜を除去し、前記膜厚の薄い多結晶
シリコン膜の所定部分の表面を露出する工程と、前記１
部露出した不純物が添加されていない領域の多結晶シリ
コン膜を除去し、前記不純物が添加されていない領域と
不純物が添加されている領域とを分離する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091270A JPS60235461A (ja) | 1984-05-08 | 1984-05-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59091270A JPS60235461A (ja) | 1984-05-08 | 1984-05-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235461A true JPS60235461A (ja) | 1985-11-22 |
Family
ID=14021751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59091270A Pending JPS60235461A (ja) | 1984-05-08 | 1984-05-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235461A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637675A (en) * | 1979-09-05 | 1981-04-11 | Nec Corp | Manufacture of semiconductor device |
-
1984
- 1984-05-08 JP JP59091270A patent/JPS60235461A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637675A (en) * | 1979-09-05 | 1981-04-11 | Nec Corp | Manufacture of semiconductor device |
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