JPH0319407A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPH0319407A JPH0319407A JP1153319A JP15331989A JPH0319407A JP H0319407 A JPH0319407 A JP H0319407A JP 1153319 A JP1153319 A JP 1153319A JP 15331989 A JP15331989 A JP 15331989A JP H0319407 A JPH0319407 A JP H0319407A
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- JP
- Japan
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- inverter
- current
- circuit
- field effect
- channel
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Oscillators With Electromechanical Resonators (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、固体振動子を結合した発振回路に関するもの
である。
である。
従来の技術
相補対絶縁ゲート形電界効果トランジスタによるインバ
ータ回路（以下、ＣＭＯＳインバータと称す〉と水晶振
動子とを結合した発振回路は、安定な振動周期が得られ
、クロツク，ウォッチ等のデジタル時計やマイクロプロ
セッサの分野で基準クロック信号発生源として利用され
ている。第３図は、従来の標準的な発振回路であり水晶
振動１，帰還抵抗２，Ｐチャネル形ＭＯＳトランシスタ
（以下、Ｐ−ＭＯＳＴと略す）３，Ｎヂャネル形トラン
ジスタ（以下、Ｎ−ＭＯＳＴと略す）４およびコンデン
サ５，６をそなえ、電源端子ＶＤＤＶＳＳ間に所定の電
圧を与えることによって、安定な固有の発振出力ＶＯＵ
Ｔか得られる。
ータ回路（以下、ＣＭＯＳインバータと称す〉と水晶振
動子とを結合した発振回路は、安定な振動周期が得られ
、クロツク，ウォッチ等のデジタル時計やマイクロプロ
セッサの分野で基準クロック信号発生源として利用され
ている。第３図は、従来の標準的な発振回路であり水晶
振動１，帰還抵抗２，Ｐチャネル形ＭＯＳトランシスタ
（以下、Ｐ−ＭＯＳＴと略す）３，Ｎヂャネル形トラン
ジスタ（以下、Ｎ−ＭＯＳＴと略す）４およびコンデン
サ５，６をそなえ、電源端子ＶＤＤＶＳＳ間に所定の電
圧を与えることによって、安定な固有の発振出力ＶＯＵ
Ｔか得られる。
発明が解決しようとする課題
しかしながら、この従来例の発振回路では、安定な発振
能力を確保するためら、Ｐ−ＭＯＳＴ３およびＮ−ＭＯ
ＳＴ４とも、チャネル幅Ｗとヂャネル長Ｌとの比、すな
わち、Ｗ／Ｌ値が大きく設定され、たとえば、通常のＣ
ＭＯＳロジック回路のトランジスタに比べ、Ｗ／Ｌ値が
１０〜２０倍程度大きい。このため、低消費電力指向の
ＣＭＯＳ回路でも、この発振回路の貫通電流１ｏを小さ
くすることは重要な課題である。特に最近のＬＳＩでは
，高機能化，高速化が求められ、高速動作でかつ低消費
電力のＬＳＩが要望されている。
能力を確保するためら、Ｐ−ＭＯＳＴ３およびＮ−ＭＯ
ＳＴ４とも、チャネル幅Ｗとヂャネル長Ｌとの比、すな
わち、Ｗ／Ｌ値が大きく設定され、たとえば、通常のＣ
ＭＯＳロジック回路のトランジスタに比べ、Ｗ／Ｌ値が
１０〜２０倍程度大きい。このため、低消費電力指向の
ＣＭＯＳ回路でも、この発振回路の貫通電流１ｏを小さ
くすることは重要な課題である。特に最近のＬＳＩでは
，高機能化，高速化が求められ、高速動作でかつ低消費
電力のＬＳＩが要望されている。
従来、低消費電力化の有効な手段は、ＬＳＩ内部で最も
多く電流が流れる発振回路の消費電力を小さくすること
であった。例えば、発振回路の消費電流を１／２にする
場合、インバータを構成するトランジスタのＷ／Ｌの比
を１／２にすれば良かった。しかし、集積回路上で、ト
ランジスタサイズを変更することは、フォトマスクデー
タを修正することであるため、開発・製造コストが増大
する問題点があった。
多く電流が流れる発振回路の消費電力を小さくすること
であった。例えば、発振回路の消費電流を１／２にする
場合、インバータを構成するトランジスタのＷ／Ｌの比
を１／２にすれば良かった。しかし、集積回路上で、ト
ランジスタサイズを変更することは、フォトマスクデー
タを修正することであるため、開発・製造コストが増大
する問題点があった。
課題を解決するための手段
本発明は、ＣＭＯＳインバータ構成の発振回路の貫通電
流１０を任意に選択でき、併せて低電流化を図り、集積
回路にも適する発振回路を提供するものである。
流１０を任意に選択でき、併せて低電流化を図り、集積
回路にも適する発振回路を提供するものである。
本発明は、人力一出力端子間に振動子を結合したインバ
ータ構成の相補対絶縁ゲート形電界効果トランジスタの
ソース側に、同ソース側のトランジスタと同形の第３の
絶縁ゲート形電界効果トランジスタを直列接続し、この
第３の絶縁ゲート形電界効果トランジスタのゲート電圧
を任意に発生できる回路を具備した発振回路である。
ータ構成の相補対絶縁ゲート形電界効果トランジスタの
ソース側に、同ソース側のトランジスタと同形の第３の
絶縁ゲート形電界効果トランジスタを直列接続し、この
第３の絶縁ゲート形電界効果トランジスタのゲート電圧
を任意に発生できる回路を具備した発振回路である。
作用
これにより、第３の絶縁ゲート形トランジスタのゲート
電圧を変更し、前記トランジスタに流れる電流を制御す
ることによって、発振回路のインバータで消費される電
流、いわゆるインバータ貫通電流を制御することができ
る。
電圧を変更し、前記トランジスタに流れる電流を制御す
ることによって、発振回路のインバータで消費される電
流、いわゆるインバータ貫通電流を制御することができ
る。
実施例
第１図は、本発明の一実施例を示す構成図である。イン
バータ構成の一対のＰ−ＭＯＳＴ３およびＮ−ＭＯＳＴ
４に加えて、第３のトランジスタとして、Ｎ−ＭＯＳＴ
７を、負側電源端子ＶＳＳとＮ−ＭＯＳＴ４のソース側
との間に直列接続し、さらに、そのゲート電圧発生回路
を接続しＮＭＯＳＴ７に供給するものである。
バータ構成の一対のＰ−ＭＯＳＴ３およびＮ−ＭＯＳＴ
４に加えて、第３のトランジスタとして、Ｎ−ＭＯＳＴ
７を、負側電源端子ＶＳＳとＮ−ＭＯＳＴ４のソース側
との間に直列接続し、さらに、そのゲート電圧発生回路
を接続しＮＭＯＳＴ７に供給するものである。
第２図は、本発明の具体的実施例であり、ゲート電圧発
生回路部の構成は、電源電圧（ＶＤＤＶｓｓ）を分割す
るための直列に接統された多結晶シリコン抵抗（８〜１
１例として抵抗値を同じに設計する）、分割された電圧
を選択する為のトラ冫スファーゲート（１２〜１４），
トランスファーゲートをＯＮ／ＯＦＦさせる入力信号（
】５〜１７〉、入力信号（１５〜１７）を反転させるイ
ンバータ（１８〜２０）、及びＮ−ＭＯＳＴ７のゲート
入力信号２１から構成されている。
生回路部の構成は、電源電圧（ＶＤＤＶｓｓ）を分割す
るための直列に接統された多結晶シリコン抵抗（８〜１
１例として抵抗値を同じに設計する）、分割された電圧
を選択する為のトラ冫スファーゲート（１２〜１４），
トランスファーゲートをＯＮ／ＯＦＦさせる入力信号（
】５〜１７〉、入力信号（１５〜１７）を反転させるイ
ンバータ（１８〜２０）、及びＮ−ＭＯＳＴ７のゲート
入力信号２１から構成されている。
例，ｔ ハＮ−Ｍ Ｏ Ｓ ”ｒ ７ （Ｄゲー１・電
圧をＶｏｏ．／４に設定する時、入力信号１７にＶＳＳ
レベルを入力し、他の人力信号（１５．１６）にＶＤＤ
レベルを入力する。トランスファーゲー｝１４は、導通
しノードＡとゲート人力信号２１が電気的につながり、
ノードＡの電圧（すなわち、Ｖｏｏ／４）がゲート人力
信号２ｌに現われる。その時、トランスファーゲート（
１２．１３）は、電気的にオフでノードＢ，ノードＣは
ゲート入力信号２１とつながっていない。
圧をＶｏｏ．／４に設定する時、入力信号１７にＶＳＳ
レベルを入力し、他の人力信号（１５．１６）にＶＤＤ
レベルを入力する。トランスファーゲー｝１４は、導通
しノードＡとゲート人力信号２１が電気的につながり、
ノードＡの電圧（すなわち、Ｖｏｏ／４）がゲート人力
信号２ｌに現われる。その時、トランスファーゲート（
１２．１３）は、電気的にオフでノードＢ，ノードＣは
ゲート入力信号２１とつながっていない。
ノードＡの電圧がＮ−ＭＯＳＴ７のしきい値電圧より高
ければ、Ｎ−Ｍ Ｏ Ｓ Ｔ ７はオンし、ＣＭＯＳイ
ンバータを構成するＮ−ＭＯＳＴ４と接続され、発振回
路として動作する。同様にして、ノードＢ，Ｃの電圧も
選択できる。
ければ、Ｎ−Ｍ Ｏ Ｓ Ｔ ７はオンし、ＣＭＯＳイ
ンバータを構成するＮ−ＭＯＳＴ４と接続され、発振回
路として動作する。同様にして、ノードＢ，Ｃの電圧も
選択できる。
この実施例回路構成では、Ｎ−ＭＯＳＴ７がＣＭＯＳイ
ンバータ回路の過渡状態すなわち（ＰＭ Ｏ Ｓ． Ｔ
３およびＮ−ＭＯＳＴ４がＯＮ）の時の貫通電流■ｏ
を制限する。すなわち、絶縁ゲート形電界効果トランジ
スタの電流特性は次式の関係が成り立っている。
ンバータ回路の過渡状態すなわち（ＰＭ Ｏ Ｓ． Ｔ
３およびＮ−ＭＯＳＴ４がＯＮ）の時の貫通電流■ｏ
を制限する。すなわち、絶縁ゲート形電界効果トランジ
スタの電流特性は次式の関係が成り立っている。
１ｏｓ：β（Ｖａｓ−ＶＴ ）２
ここで、ＩＤｓ：ドレイン・ソース間電流、ＶＧＳ：ゲ
ート・ソース間電圧、ＶＴ ：Ｌきい値電圧、β：プロ
セスや設計によって決まる定数である。
ート・ソース間電圧、ＶＴ ：Ｌきい値電圧、β：プロ
セスや設計によって決まる定数である。
この関係式からわかるように、Ｎ−ＭＯＳＴ７のゲート
・ソース間電圧ＶａＳを小さくずれば、同Ｎ−ＭＯＳＴ
７の電流は顕著に低減化される。
・ソース間電圧ＶａＳを小さくずれば、同Ｎ−ＭＯＳＴ
７の電流は顕著に低減化される。
通常、ＣＭＯＳインバータ回路を構成するＰＭＯＳＴ３
およびＮ−ＭＯＳＴ４は、安定な発振能力をもたせるよ
うに、Ｗ／Ｌ値を比較的大きく設定しておくことが好ま
しいが、本発明より貫通電流Ｉｎは、Ｎ−ＭＯＳＴ７に
よって制限されるから、全消費電力は制限される。
およびＮ−ＭＯＳＴ４は、安定な発振能力をもたせるよ
うに、Ｗ／Ｌ値を比較的大きく設定しておくことが好ま
しいが、本発明より貫通電流Ｉｎは、Ｎ−ＭＯＳＴ７に
よって制限されるから、全消費電力は制限される。
発明の効果
本発明によれば、振動子と結合されるインバータ回路構
成の相補対絶縁ゲート形電界効果トランジスタに直列接
続された第３の絶縁ゲート形電界効果トランジスタを設
け、このトランジスタのオン抵抗を変化させることによ
り、インバータ回路の貫通電流をＩＩＩ御して、任意の
消費電力の発振回路が実現され、電池電源を使用する電
子機器で、その電池寿命の延長に有効である。
成の相補対絶縁ゲート形電界効果トランジスタに直列接
続された第３の絶縁ゲート形電界効果トランジスタを設
け、このトランジスタのオン抵抗を変化させることによ
り、インバータ回路の貫通電流をＩＩＩ御して、任意の
消費電力の発振回路が実現され、電池電源を使用する電
子機器で、その電池寿命の延長に有効である。
また、トランジスタサイズを変更することなく、任意の
発振回路の消費電流が得られる為、フォトマスクデータ
を製作する必要が全く無い。
発振回路の消費電流が得られる為、フォトマスクデータ
を製作する必要が全く無い。
これは，設計，製造コストの大幅削減に絶大な効果があ
る。
る。
第１図は本発明の一実施例の構成図、第２図は本発明の
具体的実施例の回路図、第３図は従来例の発振回路の回
路図である。 ｌ・・・・・・水晶振動子、２・・・・・・帰還抵抗、
３・・・・・・Ｐ−ＭＯＳＴ、４，７・・・・・・Ｎ−
ＭＯＳＴ、５，６・・・・・・コンデンサ、ｓ．９．１
０．１１・・・・・・多結晶シリコン抵抗、１２，１３
．１４・・・・・・トランスファーゲート、１５，１６
．１７・・・・・・入力信号、ｌ８，１９．２０・・・
・・・インバータ、２１・・・・・・ゲート入力信号、
Ａ，Ｂ，Ｃ・・・・・・ノード。
具体的実施例の回路図、第３図は従来例の発振回路の回
路図である。 ｌ・・・・・・水晶振動子、２・・・・・・帰還抵抗、
３・・・・・・Ｐ−ＭＯＳＴ、４，７・・・・・・Ｎ−
ＭＯＳＴ、５，６・・・・・・コンデンサ、ｓ．９．１
０．１１・・・・・・多結晶シリコン抵抗、１２，１３
．１４・・・・・・トランスファーゲート、１５，１６
．１７・・・・・・入力信号、ｌ８，１９．２０・・・
・・・インバータ、２１・・・・・・ゲート入力信号、
Ａ，Ｂ，Ｃ・・・・・・ノード。
Claims (1)
- 入力−出力端子間に振動子を結合したインバータ構成の
相補対絶縁ゲート形電界効果トランジスタのソース側に
、同ソース側のトランジスタと同形の第３の絶縁ゲート
形電界効果トランジスタを直列接続し、この第３の絶縁
ゲート形電界効果トランジスタのゲート電圧を、任意に
発生できる回路を具備した発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153319A JPH0319407A (ja) | 1989-06-15 | 1989-06-15 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153319A JPH0319407A (ja) | 1989-06-15 | 1989-06-15 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319407A true JPH0319407A (ja) | 1991-01-28 |
Family
ID=15559895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153319A Pending JPH0319407A (ja) | 1989-06-15 | 1989-06-15 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319407A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202570A (ja) * | 1993-12-28 | 1995-08-04 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
-
1989
- 1989-06-15 JP JP1153319A patent/JPH0319407A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07202570A (ja) * | 1993-12-28 | 1995-08-04 | Nippon Precision Circuits Kk | 発振用集積回路および発振回路 |
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