JPH0319725B2 - - Google Patents
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- Publication number
- JPH0319725B2 JPH0319725B2 JP56122268A JP12226881A JPH0319725B2 JP H0319725 B2 JPH0319725 B2 JP H0319725B2 JP 56122268 A JP56122268 A JP 56122268A JP 12226881 A JP12226881 A JP 12226881A JP H0319725 B2 JPH0319725 B2 JP H0319725B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- resistor
- variable
- impedance element
- grounded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
- H04B3/14—Control of transmission; Equalising characterised by the equalising network used
- H04B3/143—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers
- H04B3/145—Control of transmission; Equalising characterised by the equalising network used using amplitude-frequency equalisers variable equalisers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Networks Using Active Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
本発明は構成の簡単な広帯域可変等化器に関す
る。
る。
可変等化器はＨ、Ｗ、Bodeにより発明され、
以後Oswald型、渡部、前園型など、種々の拡張
が行なわれてきた。
以後Oswald型、渡部、前園型など、種々の拡張
が行なわれてきた。
以下、Bode型の可変等化器の原理について説
明すると、第１図はその基本構成を示すもので、
この第１図において、１，１′は信号入力端子、
２，２′は信号出力端子、３は３端子対回路網、
４は可変抵抗、５，５′は可変抵抗の接続端子で
ある。
明すると、第１図はその基本構成を示すもので、
この第１図において、１，１′は信号入力端子、
２，２′は信号出力端子、３は３端子対回路網、
４は可変抵抗、５，５′は可変抵抗の接続端子で
ある。
ところで、Ｈ・Ｗ・Bodeによれば、信号入力
端子１，１′より信号出力端子２，２′への伝達ア
ドミタンスＹは Ｙ＝ZYs＋RY0／Ｚ＋Ｒ ……(1) である。
端子１，１′より信号出力端子２，２′への伝達ア
ドミタンスＹは Ｙ＝ZYs＋RY0／Ｚ＋Ｒ ……(1) である。
ただし、この(1)式において、
Ｒは可変抵抗値
YsはＲ＝０としたときの伝達アドミタンス、
Y0はＲ＝∽としたときの伝達アミドタンス、
Ｚは接続端子５，５′より３端子対回路網３を
みたインピーダンス、である。
みたインピーダンス、である。
ここで、R0を基準抵抗値とし、Ｚ＝√0
Ys・R0を３対子対回路網３が満足している場合
には、e-〓＝Ｙ、e-〓0＝√0・、ｘ＝Ｒ／R0、
e- (〓)＝Ｚ／R0と変数変換を行なえば、上記(1)式
より、 Ｙ＝e-〓＝e-〓0１＋xe- (〓)／ｘ＋e- (〓)……
(2) が得られる。
Ys・R0を３対子対回路網３が満足している場合
には、e-〓＝Ｙ、e-〓0＝√0・、ｘ＝Ｒ／R0、
e- (〓)＝Ｚ／R0と変数変換を行なえば、上記(1)式
より、 Ｙ＝e-〓＝e-〓0１＋xe- (〓)／ｘ＋e- (〓)……
(2) が得られる。
この(2)式のθを−（ω）について（ω）＝０
のまわりにテーラー展開すると、関数の対象性に
より、（ω）の高次の項は無視でき、 θ＝θ0＋ｘ−１／ｘ＋１（ω）……(3) と近似される。
のまわりにテーラー展開すると、関数の対象性に
より、（ω）の高次の項は無視でき、 θ＝θ0＋ｘ−１／ｘ＋１（ω）……(3) と近似される。
この(3)式は、可変等化器としてのネーバーで表
示した所要の伝達特性、 Ｆ（ω）＝F1（ω）＋F2（Ｒ）・F3（ω） ……(4) を満足する。
示した所要の伝達特性、 Ｆ（ω）＝F1（ω）＋F2（Ｒ）・F3（ω） ……(4) を満足する。
ここで、
F1（ω）は固定等化特性、
F2（Ｒ）は周波数によらない可変抵抗値のみの
関数、 F3（ω）は可変等化特性、 を表わす。
関数、 F3（ω）は可変等化特性、 を表わす。
また、先に示したθ0は(1)式を(3)式に変換する際
に発生する定数項であり、先に示した変数変換 e-〓0＝√0・ により定義される量である。
に発生する定数項であり、先に示した変数変換 e-〓0＝√0・ により定義される量である。
なお、Oswald型、渡部、前園型なども同様の
原理による。
原理による。
以上、Bodeの示した可変等化の理論に基づき、
高周波領域において、上記(2)式を実現する回路が
昭和45年電子通信学会全国大会1296および通信方
式専門委員会Cs74−85で発表されているが、前
者は２個の同一のインピーダンス素子ならびに互
いに逆向きに抵抗値を変化させることを要する２
個の可変抵抗素子を要し、制御法が難しく、ま
た、後者は回路規模が大きく、フイードバツク回
路を用いるため、高周波領域での安定性に問題が
ある。
高周波領域において、上記(2)式を実現する回路が
昭和45年電子通信学会全国大会1296および通信方
式専門委員会Cs74−85で発表されているが、前
者は２個の同一のインピーダンス素子ならびに互
いに逆向きに抵抗値を変化させることを要する２
個の可変抵抗素子を要し、制御法が難しく、ま
た、後者は回路規模が大きく、フイードバツク回
路を用いるため、高周波領域での安定性に問題が
ある。
この発明は、上記の点にかんがみなされたもの
で、可変等化制御を行なう可変抵抗を１個有し、
かつ片側接地可能とした回路構成により、制御が
容易でしかも広帯域にわたり、安定な動作を行な
うことのできる可変等化器を提供するものであ
る。
で、可変等化制御を行なう可変抵抗を１個有し、
かつ片側接地可能とした回路構成により、制御が
容易でしかも広帯域にわたり、安定な動作を行な
うことのできる可変等化器を提供するものであ
る。
本発明の可変等化器は、第１のトランジスタの
ベースとアースを信号入力端子とし、この第１の
トランジスタのエミツタと、第２のトランジスタ
のベースを、第１のインピーダンス素子を介して
接続し、この第２のトランジスタのベースを可変
抵抗を介して接地し、前記第１のトランジスタの
コレクタを第１の抵抗を介して接地するととも
に、第３のトランジスタのベースに接続し、第３
のトランジスタのコレクタを接地し、さらに第２
のトランジスタのエミツタを、第２の抵抗を介し
て接地し、この第２のトランジスタのコレクタ
と、前記第３のトランジスタのエミツタとを、第
２のインピーダンス素子を介して接続し、第１の
抵抗に対する第２の抵抗の抵抗比と、第１のイン
ピーダンス素子に対する第２のインピーダンス素
子のインピーダンスレベル比を実質等しくせし
め、かつ前記第１の抵抗、第２抵抗、第１のイン
ピーダンス素子および第２のインピーダンス素子
のそれぞれの値が異なるように設定し、第２のト
ランジスタのコレクタとアース間を信号出力端子
とするよう構成してなり、前記可変抵抗により等
化特性を可変することを特徴とする。
ベースとアースを信号入力端子とし、この第１の
トランジスタのエミツタと、第２のトランジスタ
のベースを、第１のインピーダンス素子を介して
接続し、この第２のトランジスタのベースを可変
抵抗を介して接地し、前記第１のトランジスタの
コレクタを第１の抵抗を介して接地するととも
に、第３のトランジスタのベースに接続し、第３
のトランジスタのコレクタを接地し、さらに第２
のトランジスタのエミツタを、第２の抵抗を介し
て接地し、この第２のトランジスタのコレクタ
と、前記第３のトランジスタのエミツタとを、第
２のインピーダンス素子を介して接続し、第１の
抵抗に対する第２の抵抗の抵抗比と、第１のイン
ピーダンス素子に対する第２のインピーダンス素
子のインピーダンスレベル比を実質等しくせし
め、かつ前記第１の抵抗、第２抵抗、第１のイン
ピーダンス素子および第２のインピーダンス素子
のそれぞれの値が異なるように設定し、第２のト
ランジスタのコレクタとアース間を信号出力端子
とするよう構成してなり、前記可変抵抗により等
化特性を可変することを特徴とする。
次に、図面を参照してこの発明の可変等化器の
実施例について説明すると、第２図はその一実施
例を示す回路図であつて、同図における６，６′
は信号入力端子である。
実施例について説明すると、第２図はその一実施
例を示す回路図であつて、同図における６，６′
は信号入力端子である。
信号入力端子６はトランジスタ７のベースに接
続されており、また、信号入力端子６′は接地さ
れている。
続されており、また、信号入力端子６′は接地さ
れている。
トランジスタ７のコレクタは固定抵抗８を介し
て接地されているとともに、トランジスタ１１の
ベースに接続されており、また、トランジスタ７
のエミツタはインピーダンス素子９を介してトラ
ンジスタ１３のベースに接続されている。そし
て、このトランジスタ１３のベースは可変抵抗１
０を介して接地されている。
て接地されているとともに、トランジスタ１１の
ベースに接続されており、また、トランジスタ７
のエミツタはインピーダンス素子９を介してトラ
ンジスタ１３のベースに接続されている。そし
て、このトランジスタ１３のベースは可変抵抗１
０を介して接地されている。
上記のトランジスタ１１のコレクタは接地さ
れ、そのエミツタはインピーダンス素子１２を経
てトランジスタ１３のコレクタに接続されてい
る。
れ、そのエミツタはインピーダンス素子１２を経
てトランジスタ１３のコレクタに接続されてい
る。
トランジスタ１３のエミツタは固定抵抗１４を
経て接地されている。
経て接地されている。
１５，１５′は信号出力端子であつて、信号出
力端子１５はトランジスタ１３のコレクタに接続
され、出力端子１５′は接地されている。
力端子１５はトランジスタ１３のコレクタに接続
され、出力端子１５′は接地されている。
いま、この第２図に示す回路に於て、インピー
ダンス素子９のインピーダンスZ0（ω）、インピー
ダンス素子１２のインピーダンスをZ1（ω）、固定
抵抗８の抵抗値をR0、固定抵抗１４の抵抗値を
R1、可変抵抗１０の抵抗値をＲとし、固定抵抗
８に対する固定抵抗１４の抵抗比と、インピーダ
ンス素子９に対するインピーダンス素子１２のイ
ンピーダンスレベルの比を実質等しくせしめ、即
ち(5)式の関係を条件に信号入力端子６，６′より
信号出力端子１５，１５′への伝達関数Ｇ（ω）を
求めると(6)式を得る。
ダンス素子９のインピーダンスZ0（ω）、インピー
ダンス素子１２のインピーダンスをZ1（ω）、固定
抵抗８の抵抗値をR0、固定抵抗１４の抵抗値を
R1、可変抵抗１０の抵抗値をＲとし、固定抵抗
８に対する固定抵抗１４の抵抗比と、インピーダ
ンス素子９に対するインピーダンス素子１２のイ
ンピーダンスレベルの比を実質等しくせしめ、即
ち(5)式の関係を条件に信号入力端子６，６′より
信号出力端子１５，１５′への伝達関数Ｇ（ω）を
求めると(6)式を得る。
R1／R0＝Z1（ω）／Z0（ω） ……(5)
Ｇ（ω）＝１／R0・R2／0＋RZ0（ω）／Ｒ＋Z0（ω
）……(6) ここで、 Ｒ／R0＝ｘ ……(7) Z0（ω）／R0＝R0＝e- (〓) ……(8) Ｇ（ω）＝e-〓 ……(9) とおけば、上記(6)式より、 e-〓＝１＋xe- (〓)／ｘ＋e- (〓) ……(10) となる。
）……(6) ここで、 Ｒ／R0＝ｘ ……(7) Z0（ω）／R0＝R0＝e- (〓) ……(8) Ｇ（ω）＝e-〓 ……(9) とおけば、上記(6)式より、 e-〓＝１＋xe- (〓)／ｘ＋e- (〓) ……(10) となる。
この(10)式よりこの発明の構成による回路の伝達
関数はＨ・Ｗ・Bodeにより示された可変等化器
としての所要特性(2)式を満足していることがわか
る。
関数はＨ・Ｗ・Bodeにより示された可変等化器
としての所要特性(2)式を満足していることがわか
る。
したがつて、第２図に示した回路はＺ（ω）／
R0を所望の等化特性に等しく選べば、可変等化
器として動作する。
R0を所望の等化特性に等しく選べば、可変等化
器として動作する。
以上のように、この発明による可変等化器は回
路構成が簡単で、フイードバツク回路を含まず、
また、可変抵抗が１個でしかも片側接地できると
云う特徴を有しているため、制御が簡単で広帯域
にわたり安定な動作を行なうと云う利点を有して
いる。
路構成が簡単で、フイードバツク回路を含まず、
また、可変抵抗が１個でしかも片側接地できると
云う特徴を有しているため、制御が簡単で広帯域
にわたり安定な動作を行なうと云う利点を有して
いる。
また、本発明によれば第１の抵抗と第２の抵抗
の値は異なる値とする事が可能であり、第１のイ
ンピーダンス素子と第２のインピーダンス素子の
値も異なる値とする事が可能であり、実施例第２
図に示したトランジスタ７やトランジスタ１３の
動作に最適な条件に前記の抵抗やインピーダンス
素子の値を設定する事が可能である。
の値は異なる値とする事が可能であり、第１のイ
ンピーダンス素子と第２のインピーダンス素子の
値も異なる値とする事が可能であり、実施例第２
図に示したトランジスタ７やトランジスタ１３の
動作に最適な条件に前記の抵抗やインピーダンス
素子の値を設定する事が可能である。
第１図は従来の可変等化器を示す回路図、第２
図はこの発明の可変等化器の一実施例を示す回路
図である。 ６，６′……信号入力端子、７，１１，１３…
…トランジスタ、８，１４……固定抵抗、９，１
２……インピーダンス素子、１０……可変抵抗、
１５，１５′……信号出力端子。
図はこの発明の可変等化器の一実施例を示す回路
図である。 ６，６′……信号入力端子、７，１１，１３…
…トランジスタ、８，１４……固定抵抗、９，１
２……インピーダンス素子、１０……可変抵抗、
１５，１５′……信号出力端子。
Claims (1)
- １ 第１のトランジスタのベースとアースを信号
入力端子とし、この第１のトランジスタのエミツ
タと、第２のトランジスタのベースを、第１のイ
ンピーダンス素子を介して接続し、この第２のト
ランジスタのベースを可変抵抗を介して接地し、
前記第１のトランジスタのコレクタを第１の抵抗
を介して接地するとともに、第３のトランジスタ
のベースに接続し、第３のトランジスタのコレク
タを接地し、さらに第２のトランジスタのエミツ
タを第２の抵抗を介して接地し、この第２のトラ
ンジスタのコレクタと、前記第３のトランジスタ
のエミツタとを、第２のインピーダンス素子を介
して接続し、第１の抵抗に対する第２の抵抗の抵
抗比と、第１のインピーダンス素子に対する第２
のインピーダンス素子のインピーダンスレベル比
を実質等しくせしめ、かつ前記第１の抵抗、第２
の抵抗、第１のインピーダンス素子および第２の
インピーダンス素子のそれぞれの値が異なるよう
に設定し、第２のトランジスタのコレクタとアー
ス間を信号出力端子とするよう構成してなり、前
記可変抵抗により等化特性を可変することを特徴
とする可変等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12226881A JPS5824222A (ja) | 1981-08-04 | 1981-08-04 | 可変等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12226881A JPS5824222A (ja) | 1981-08-04 | 1981-08-04 | 可変等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5824222A JPS5824222A (ja) | 1983-02-14 |
| JPH0319725B2 true JPH0319725B2 (ja) | 1991-03-15 |
Family
ID=14831749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12226881A Granted JPS5824222A (ja) | 1981-08-04 | 1981-08-04 | 可変等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5824222A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS591553B2 (ja) * | 1978-09-22 | 1984-01-12 | 豊田工機株式会社 | 心押台 |
-
1981
- 1981-08-04 JP JP12226881A patent/JPS5824222A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5824222A (ja) | 1983-02-14 |
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