JPH03201720A - タイミング信号抽出方式 - Google Patents
タイミング信号抽出方式Info
- Publication number
- JPH03201720A JPH03201720A JP1340314A JP34031489A JPH03201720A JP H03201720 A JPH03201720 A JP H03201720A JP 1340314 A JP1340314 A JP 1340314A JP 34031489 A JP34031489 A JP 34031489A JP H03201720 A JPH03201720 A JP H03201720A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase difference
- voltage
- phase
- reference clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000003111 delayed effect Effects 0.000 claims description 10
- 230000010355 oscillation Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 6
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- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- 238000011069 regeneration method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は伝送線路により伝送されるディジタルの受信信
号によってタロツクを発生するタイミング信号抽出方式
に関する。
号によってタロツクを発生するタイミング信号抽出方式
に関する。
従来、この種のタイミング信号抽出方式には、ＬＣ又は
各種フィルタを用いたタイミングタンクによるクロック
再生方式、又は、ＰＬＬ回路によるクロック発生方式な
どがある。
各種フィルタを用いたタイミングタンクによるクロック
再生方式、又は、ＰＬＬ回路によるクロック発生方式な
どがある。
上述した従来のタイミング信号抽出方式は、例えばフィ
ルタによるタイミ・ング・タングを用いたものは、フィ
ルタ自体の小型化が困難であり、また半導体集積回路と
は異種の製造技術によって製造されるため、周辺回路を
含めて集積化、ワンチップ化が困難である。また、ＰＬ
Ｌ回路を用いたものは、回路中に発信回路有するため、
この発振回路の発振周波数の範囲によって同期できる周
波数が決定される。従って、高速クロックに同期するこ
とは回路上ある程度の制約があり、更にＰＬＬ回路にお
いては安定度確保のため発振回路出力を分向して使用す
るため高速クロックに同期させるために高い周波数の発
振回路を構成することが必要であり、集積化を阻む要因
となっている。
ルタによるタイミ・ング・タングを用いたものは、フィ
ルタ自体の小型化が困難であり、また半導体集積回路と
は異種の製造技術によって製造されるため、周辺回路を
含めて集積化、ワンチップ化が困難である。また、ＰＬ
Ｌ回路を用いたものは、回路中に発信回路有するため、
この発振回路の発振周波数の範囲によって同期できる周
波数が決定される。従って、高速クロックに同期するこ
とは回路上ある程度の制約があり、更にＰＬＬ回路にお
いては安定度確保のため発振回路出力を分向して使用す
るため高速クロックに同期させるために高い周波数の発
振回路を構成することが必要であり、集積化を阻む要因
となっている。
本発明のタイミング信号抽出方式は、制御信号の電圧値
に応じて遅延させた基準クロック信号を出力する遅延手
段と、前記基準クロック信号と受信信号との位相差に応
じた位相差信号を出力する位相比較手段と、前記位相差
信号を積分した前記制御信号を出力する積分手段とを有
している。
に応じて遅延させた基準クロック信号を出力する遅延手
段と、前記基準クロック信号と受信信号との位相差に応
じた位相差信号を出力する位相比較手段と、前記位相差
信号を積分した前記制御信号を出力する積分手段とを有
している。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図、第２図は
第１の実施例の動作を説明するための信号波形図である
。
第１の実施例の動作を説明するための信号波形図である
。
第１図において、位相比較器１は受信信号Ａと局内の基
準クロック、信号Ｂとで比較した位相差信号Ｃを出力す
る。低域フィルタ２は、位相比較器１からの出力の位相
差信号Ｃを積分した電圧値りを出力する。電圧制御型遅
延回路３は、低域フィルタ２からの電圧値りに応じて基
準クロック信号Ｂを遅延させ遅延クロック信号Ｅとして
出力する。
準クロック、信号Ｂとで比較した位相差信号Ｃを出力す
る。低域フィルタ２は、位相比較器１からの出力の位相
差信号Ｃを積分した電圧値りを出力する。電圧制御型遅
延回路３は、低域フィルタ２からの電圧値りに応じて基
準クロック信号Ｂを遅延させ遅延クロック信号Ｅとして
出力する。
次に第１図と第２図を参照して動作について説明すると
、位相比較器１の入力信号である受信信号Ａと基準クロ
ック信号Ｂとの位相差がφ■であったとすれば、位相比
較器１からの位相差信号Ｃは位相差により決定される電
圧を出力する。さらに低域フィルタ２では位相差信号Ｃ
の電圧を積分したＶなる電圧値りを出力する。電圧制御
型遅延回路３は入力の電圧値２により基準クロックＡに
対しφ２なる遅延を与えれば受信信号に位相を含めて同
期した遅延クロック信号Ｅが得られる。
、位相比較器１の入力信号である受信信号Ａと基準クロ
ック信号Ｂとの位相差がφ■であったとすれば、位相比
較器１からの位相差信号Ｃは位相差により決定される電
圧を出力する。さらに低域フィルタ２では位相差信号Ｃ
の電圧を積分したＶなる電圧値りを出力する。電圧制御
型遅延回路３は入力の電圧値２により基準クロックＡに
対しφ２なる遅延を与えれば受信信号に位相を含めて同
期した遅延クロック信号Ｅが得られる。
第３図は本発明の第２の実施例のブロック図、第４図は
第２の実施例の動作を説明するための信号波形図である
。
第２の実施例の動作を説明するための信号波形図である
。
先ず、第３図において受信信号ａと、本回路の出力信号
ｆとは位相比較器１１に入力され、位相差の比較結果ｄ
に変換される。更に低域フィルタ１２により積分された
出力ｅが基準クロックｂに対し遅延を与える電圧制御型
遅延回路１３の制御入力となり、遅延された遅延クロッ
ク信号ｆが出力される。
ｆとは位相比較器１１に入力され、位相差の比較結果ｄ
に変換される。更に低域フィルタ１２により積分された
出力ｅが基準クロックｂに対し遅延を与える電圧制御型
遅延回路１３の制御入力となり、遅延された遅延クロッ
ク信号ｆが出力される。
次に動作について説明すると、入力の基準クロック信号
すを初期値φ１の遅延量を与えて電圧制御型遅延回路１
３が遅延クロック信号ｆを出力すると位相比較器１１で
は遅延クロックｆと受信信号ａとの位相差φ２であるの
で位相差に相当する電圧ＶＣを出力する。このＶｃを積
分した低域フィルタ３からの制御電圧ｅに応じて電圧制
御型遅延回路１３の遅延量はφ′ｌとなり、受信信号ａ
と遅延クロックｅとの位相差はφ′２となる。以下この
手順を繰り返し、受信信号ａと遅延クロックｆどの位相
差が最小となる様に制御を行なうことにより、受信信号
ａに位相が同期した遅延クロック出力ｆを得ることがで
きる。
すを初期値φ１の遅延量を与えて電圧制御型遅延回路１
３が遅延クロック信号ｆを出力すると位相比較器１１で
は遅延クロックｆと受信信号ａとの位相差φ２であるの
で位相差に相当する電圧ＶＣを出力する。このＶｃを積
分した低域フィルタ３からの制御電圧ｅに応じて電圧制
御型遅延回路１３の遅延量はφ′ｌとなり、受信信号ａ
と遅延クロックｅとの位相差はφ′２となる。以下この
手順を繰り返し、受信信号ａと遅延クロックｆどの位相
差が最小となる様に制御を行なうことにより、受信信号
ａに位相が同期した遅延クロック出力ｆを得ることがで
きる。
以上説明したように本発明は、受信信号に同期させる基
準クロック信号を遅延量のみで制御することにより、内
部に発振回路を内蔵する必要がなくまた、位相精度は原
発振周波数に依存しないため高速回路でも集積化が容易
であり、低価格化ができるという効果がある。
準クロック信号を遅延量のみで制御することにより、内
部に発振回路を内蔵する必要がなくまた、位相精度は原
発振周波数に依存しないため高速回路でも集積化が容易
であり、低価格化ができるという効果がある。
施例のブロック図、第２図及び第４図は第１及び第２の
実施例の動作を説明するための信号波形図である。
実施例の動作を説明するための信号波形図である。
１．１１・・・位相比較回路、２．１２・・・低域フィ
ルタ、３，１３・・・電圧制御型遅延回路。
ルタ、３，１３・・・電圧制御型遅延回路。
Claims (1)
- 制御信号の電圧値に応じて遅延させた基準クロック信号
を出力する遅延手段と、前記基準クロック信号と受信信
号との位相差に応じた位相差信号を出力する位相比較手
段と、前記位相差信号を積分した前記制御信号を出力す
る積分手段とを有することを特徴とするタイミング信号
抽出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340314A JPH03201720A (ja) | 1989-12-28 | 1989-12-28 | タイミング信号抽出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1340314A JPH03201720A (ja) | 1989-12-28 | 1989-12-28 | タイミング信号抽出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201720A true JPH03201720A (ja) | 1991-09-03 |
Family
ID=18335761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1340314A Pending JPH03201720A (ja) | 1989-12-28 | 1989-12-28 | タイミング信号抽出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201720A (ja) |
-
1989
- 1989-12-28 JP JP1340314A patent/JPH03201720A/ja active Pending
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