JPH03203243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03203243A JPH03203243A JP34454989A JP34454989A JPH03203243A JP H03203243 A JPH03203243 A JP H03203243A JP 34454989 A JP34454989 A JP 34454989A JP 34454989 A JP34454989 A JP 34454989A JP H03203243 A JPH03203243 A JP H03203243A
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- JP
- Japan
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- region
- concentration
- substrate
- forming
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はLightly Doped Drain (
L D D )型の電界効果)・ランジスタの製造方法
に関し、特に半導体中に不純物濃度の異なるソース・ド
レイン領域を形成する製造方法に関する。
L D D )型の電界効果)・ランジスタの製造方法
に関し、特に半導体中に不純物濃度の異なるソース・ド
レイン領域を形成する製造方法に関する。
従来、LDD型トランジスタの製造方法は第2図(a)
に示す様にゲートポリシリコンlをマスクとして基板上
の薄い酸化膜2を通して不純物濃度の低い領域3を形成
する。その後第2図(b)のようにゲートポリシリコン
1上を含む半導体基板上にゲート側壁用酸化膜4を形成
した後、第2図(C)のようにゲートポリシリコン1側
面にのみ酸化膜4を残すように異方性エツチングを施す
。さらにこの酸化膜4をマスクとして第2図(d)のよ
うにイオン注入を施し、不純物濃度の高い領域5を形成
する。
に示す様にゲートポリシリコンlをマスクとして基板上
の薄い酸化膜2を通して不純物濃度の低い領域3を形成
する。その後第2図(b)のようにゲートポリシリコン
1上を含む半導体基板上にゲート側壁用酸化膜4を形成
した後、第2図(C)のようにゲートポリシリコン1側
面にのみ酸化膜4を残すように異方性エツチングを施す
。さらにこの酸化膜4をマスクとして第2図(d)のよ
うにイオン注入を施し、不純物濃度の高い領域5を形成
する。
上述1−た従来のLDD型トランジスタの製造方法は、
ゲートポリシリコンの側壁に厚い酸化膜を形成しこれを
マスクとして不純物濃度の高い領域を形成しているので
、製造工程が長く、複雑であるという欠点がある。
ゲートポリシリコンの側壁に厚い酸化膜を形成しこれを
マスクとして不純物濃度の高い領域を形成しているので
、製造工程が長く、複雑であるという欠点がある。
本発明の目的は、ゲートポリシリコン側面にイオン注入
のマスクとなる酸化膜を形成する工程を設けることなく
、イオン注入の方向を変更することだけで良好なLDD
型トランジスタの製造方法を提供するものである。
のマスクとなる酸化膜を形成する工程を設けることなく
、イオン注入の方向を変更することだけで良好なLDD
型トランジスタの製造方法を提供するものである。
本発明の半導体装置の製造方法は、LDD型トランジス
タの製造方法において、ソース・ドレイン領域をゲート
ポリシリコンをマスクとして半導体基板表面に対して所
定の傾斜角を保持したまま、イオン注入する工程と半導
体基板主面に対して垂直方向にイオン注入する工程にて
形成するという特徴を有している。
タの製造方法において、ソース・ドレイン領域をゲート
ポリシリコンをマスクとして半導体基板表面に対して所
定の傾斜角を保持したまま、イオン注入する工程と半導
体基板主面に対して垂直方向にイオン注入する工程にて
形成するという特徴を有している。
このような製造方法によりLDD型トランジスタを形成
するのにゲートポリシリコンのみをマスクとして所定の
不純物濃度を有するソース・ドレイン領域を形成するこ
とが可能となり、従来のようなゲートポリシリコンの側
壁にマスク用の酸化膜を設ける必要はなくなり、大幅に
製造工程が省略される。
するのにゲートポリシリコンのみをマスクとして所定の
不純物濃度を有するソース・ドレイン領域を形成するこ
とが可能となり、従来のようなゲートポリシリコンの側
壁にマスク用の酸化膜を設ける必要はなくなり、大幅に
製造工程が省略される。
次に、本発明について図面を参照して説明する。
第1図(a)〜(c)は本発明の実施例の工程断面図で
ある。
ある。
第1図(a)はゲートポリシリコン1をCVD法で形成
し薄い酸化膜2は熱酸化で形成する。ここまでは一般的
な形成法である。さらにLDDの特徴とする不純物濃度
の低い領域3は基板主面に対して垂直より所定の傾斜方
向よりなおかつ、基板を回転しながら低濃度の不純物(
リン等)を注入する。次に第1図(b)は基板主面に対
して垂直方向より高濃度の不純物(ヒ素等)を注入し不
純物濃度の高い領域5を形成する。その次に第1図(c
)は不純物濃度の低い領域3と不純物濃度の高い領域を
注入時の結晶欠陥を回復させる目的と電気的活性化の為
に900℃程度の熱処理を行う。
し薄い酸化膜2は熱酸化で形成する。ここまでは一般的
な形成法である。さらにLDDの特徴とする不純物濃度
の低い領域3は基板主面に対して垂直より所定の傾斜方
向よりなおかつ、基板を回転しながら低濃度の不純物(
リン等)を注入する。次に第1図(b)は基板主面に対
して垂直方向より高濃度の不純物(ヒ素等)を注入し不
純物濃度の高い領域5を形成する。その次に第1図(c
)は不純物濃度の低い領域3と不純物濃度の高い領域を
注入時の結晶欠陥を回復させる目的と電気的活性化の為
に900℃程度の熱処理を行う。
本実施例に示した工程では、ゲートポリシリコンのみを
マスクとしてイオン注入を行ない、LDD構造をなすた
めに基板表面とは傾斜した方向から低濃度イオンを、主
表面は垂直方向から高濃度イオンを注入している。この
ような製造方法では、イオン注入工程でのマスクとして
ゲートポリシリコンのみを用いているため、マスク形成
のための工程が削減されることとなる。
マスクとしてイオン注入を行ない、LDD構造をなすた
めに基板表面とは傾斜した方向から低濃度イオンを、主
表面は垂直方向から高濃度イオンを注入している。この
ような製造方法では、イオン注入工程でのマスクとして
ゲートポリシリコンのみを用いているため、マスク形成
のための工程が削減されることとなる。
以上説明したように本発明は、ゲートポリシリコンの側
壁酸化膜を形成しなくともイオンの入射角度を変えるこ
とにより、不純物濃度の異なるソース・ドレイン領域を
分離形成できる。よって製造工程が短くなり簡略化でき
る効果がある。
壁酸化膜を形成しなくともイオンの入射角度を変えるこ
とにより、不純物濃度の異なるソース・ドレイン領域を
分離形成できる。よって製造工程が短くなり簡略化でき
る効果がある。
第1図(a)〜(c)は本発明の実施例の工程断面図、
第2図(a)〜(d)は従来技術による工程断面図であ
る。 1・・・・・・ゲートポリシリコン、2・・・・・・薄
い酸化膜、3・・・・・・不純物濃度の低い領域、4・
・・・・・ゲート側壁酸化膜、5・・・・・・不純物濃
度の高い領域。
第2図(a)〜(d)は従来技術による工程断面図であ
る。 1・・・・・・ゲートポリシリコン、2・・・・・・薄
い酸化膜、3・・・・・・不純物濃度の低い領域、4・
・・・・・ゲート側壁酸化膜、5・・・・・・不純物濃
度の高い領域。
Claims (1)
- 半導体基板主面上にイオン注入よリソース・ドレインを
有するMIS型電界効果トランジスタを形成する方法に
おいて、同一マスク材により前記ソース・ドレイン領域
を前記半導体基板主面に対して所定の傾斜を有してイオ
ン注入する低濃度不純物を工程と前記半導体基板主面に
対して垂直方向から高濃度不純物をイオン注入する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34454989A JPH03203243A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34454989A JPH03203243A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03203243A true JPH03203243A (ja) | 1991-09-04 |
Family
ID=18370137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34454989A Pending JPH03203243A (ja) | 1989-12-28 | 1989-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03203243A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113474A (ja) * | 1985-11-13 | 1987-05-25 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPH01212470A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | Mosトランジスタ及びその製造方法 |
| JPH01226176A (ja) * | 1988-03-07 | 1989-09-08 | Hitachi Denshi Ltd | 半導体装置の製造方法 |
| JPH02250331A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-12-28 JP JP34454989A patent/JPH03203243A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62113474A (ja) * | 1985-11-13 | 1987-05-25 | Toshiba Corp | 半導体集積回路の製造方法 |
| JPH01212470A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | Mosトランジスタ及びその製造方法 |
| JPH01226176A (ja) * | 1988-03-07 | 1989-09-08 | Hitachi Denshi Ltd | 半導体装置の製造方法 |
| JPH02250331A (ja) * | 1989-03-24 | 1990-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
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