JPH03203378A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH03203378A JPH03203378A JP34285889A JP34285889A JPH03203378A JP H03203378 A JPH03203378 A JP H03203378A JP 34285889 A JP34285889 A JP 34285889A JP 34285889 A JP34285889 A JP 34285889A JP H03203378 A JPH03203378 A JP H03203378A
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- 239000010408 film Substances 0.000 claims abstract description 73
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Landscapes
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに関し、特に多結晶シリコン
膜による薄膜トランジスタに関する。
膜による薄膜トランジスタに関する。
活性層を多結晶シリコン膜により構成した多結晶シリコ
ン薄膜トランジスタが知られている。
ン薄膜トランジスタが知られている。
第５図は従来の薄膜トランジスタの一例を示す断面図で
ある。
ある。
シリコン基板ｌの上に設けたフィールド酸化膜２の上に
パターンニングされた薄い多結晶シリコン膜３を設け、
多結晶シリコン膜３の上にゲート酸化膜５を介してゲー
ト電極６を設け、ゲート電極６に整合して多結晶シリコ
ン膜３にソース・ドレイン領域７を設け、多結晶シリコ
ン膜３及びゲート電極６を全面に覆うように層間絶縁膜
８を設け、多結晶シリコン膜３のソース・ドレイン領域
７に接続するように層間絶縁膜８に設けたコンタクト用
開孔部のそれぞれに引き出し電極９を設けて構成される
。
パターンニングされた薄い多結晶シリコン膜３を設け、
多結晶シリコン膜３の上にゲート酸化膜５を介してゲー
ト電極６を設け、ゲート電極６に整合して多結晶シリコ
ン膜３にソース・ドレイン領域７を設け、多結晶シリコ
ン膜３及びゲート電極６を全面に覆うように層間絶縁膜
８を設け、多結晶シリコン膜３のソース・ドレイン領域
７に接続するように層間絶縁膜８に設けたコンタクト用
開孔部のそれぞれに引き出し電極９を設けて構成される
。
ここで、ゲート電極６下のチャネル領域の多結晶シリコ
ン膜３の膜厚は、例えば２〜１０ｎｍのとき実効移動度
が最大になるといわれている（特開昭６１−８５８６８
号参照）。
ン膜３の膜厚は、例えば２〜１０ｎｍのとき実効移動度
が最大になるといわれている（特開昭６１−８５８６８
号参照）。
上述した従来の薄膜トランジスタは、チャネル領域を形
成する多結晶シリコン膜の膜厚を１０ｎｍ以下にすると
、以下に示す様に特性のばらつきが大きくなるという欠
点がある。即ち、オン電流のばらつきは多結晶シリコン
膜の膜厚が薄くなる程大きくなる傾向があり、特に１０
ｎｍ以下ではばらつきは急増する。多結晶シリコン膜の
膜厚が１０ｎｍ以下では多結晶シリコン膜の結晶粒は、
隣り合せどうし粒界を隔てて、密接に接近しておらず、
粒界での抵抗成分が非常に大きくなる。そのため、チャ
ネル領域における多結晶シリコン膜の粒界の存在、域は
、粒界の数によりオン電流が大きくばらつくことになる
。
成する多結晶シリコン膜の膜厚を１０ｎｍ以下にすると
、以下に示す様に特性のばらつきが大きくなるという欠
点がある。即ち、オン電流のばらつきは多結晶シリコン
膜の膜厚が薄くなる程大きくなる傾向があり、特に１０
ｎｍ以下ではばらつきは急増する。多結晶シリコン膜の
膜厚が１０ｎｍ以下では多結晶シリコン膜の結晶粒は、
隣り合せどうし粒界を隔てて、密接に接近しておらず、
粒界での抵抗成分が非常に大きくなる。そのため、チャ
ネル領域における多結晶シリコン膜の粒界の存在、域は
、粒界の数によりオン電流が大きくばらつくことになる
。
本発明の薄膜トランジスタは、チャネル領域を形成する
多結晶シリコン膜の膜厚を１０〜４０ｎｍに構成する。
多結晶シリコン膜の膜厚を１０〜４０ｎｍに構成する。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チップの断面図である。
めの工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板ｌの上
にフィールド酸化膜２を設け、フィールド酸化膜２の上
に例えば減圧化学気相成長法により、ＳｉＨ４をソース
ガスとして５７５℃の温度でＰ型不純物を含む非晶質シ
リコン薄膜を約１５ｎｍの厚さに堆積する。しかる後、
窒素雰囲気中で６００℃１２時間の熱処理を施し、前記
非晶質シリコン薄膜を多結晶化し、多結晶シリコン膜３
を形成する。ここではじめに非晶質シリコン薄膜を堆積
し、６００℃１２時間の熱処理を施して、多結晶化する
という手順を踏んだのは、結晶粒の大きな多結晶シリコ
ン膜３を得るためである。多結晶シリコン膜３の粒径を
大きくすることはトランジスタの実効移動度を高める効
果がある。
にフィールド酸化膜２を設け、フィールド酸化膜２の上
に例えば減圧化学気相成長法により、ＳｉＨ４をソース
ガスとして５７５℃の温度でＰ型不純物を含む非晶質シ
リコン薄膜を約１５ｎｍの厚さに堆積する。しかる後、
窒素雰囲気中で６００℃１２時間の熱処理を施し、前記
非晶質シリコン薄膜を多結晶化し、多結晶シリコン膜３
を形成する。ここではじめに非晶質シリコン薄膜を堆積
し、６００℃１２時間の熱処理を施して、多結晶化する
という手順を踏んだのは、結晶粒の大きな多結晶シリコ
ン膜３を得るためである。多結晶シリコン膜３の粒径を
大きくすることはトランジスタの実効移動度を高める効
果がある。
次に、第１図（ｂ）に示すように、多結晶シリコン膜３
の上表面を熱酸化して酸化シリコン膜４を形成し、多結
晶シリコン膜３の膜厚を薄くする。
の上表面を熱酸化して酸化シリコン膜４を形成し、多結
晶シリコン膜３の膜厚を薄くする。
次に、第１図（Ｃ）に示すように、酸化シリコン膜４を
全面に亘すエッチングして除去し、薄膜化された多結晶
シリコン膜３を選択的にエツチングしてパターンニング
し、素子形成領域を区画する。
全面に亘すエッチングして除去し、薄膜化された多結晶
シリコン膜３を選択的にエツチングしてパターンニング
し、素子形成領域を区画する。
次に、多結晶シリコン膜３の表面を熱酸化して、ゲート
酸化膜５を形成する。
酸化膜５を形成する。
次に、第１図（ｄ）に示すように素子形成領域のゲート
酸化膜５の上に選択的にゲート電極６を形成し、イオン
注入法によりゲート電極６をマスクとして多結晶シリコ
ン膜３にＰ型不純物イオンを導入し、ソース・ドレイン
領域７を形成する。
酸化膜５の上に選択的にゲート電極６を形成し、イオン
注入法によりゲート電極６をマスクとして多結晶シリコ
ン膜３にＰ型不純物イオンを導入し、ソース・ドレイン
領域７を形成する。
次に、第１図（ｅ）に示すように、多結晶シリコン膜３
及びゲート電極６を含む表面に眉間絶縁膜８を堆積し、
ソース・ドレイン領域７の上の眉間絶縁膜８を選択的に
開孔してコンタクト用開孔部を設ける。次に、コンタク
ト用開孔部のソース・ドレイン領域７と接続する引出電
極９をそれぞれ選択的に設けて薄膜トランジスタを構成
する。
及びゲート電極６を含む表面に眉間絶縁膜８を堆積し、
ソース・ドレイン領域７の上の眉間絶縁膜８を選択的に
開孔してコンタクト用開孔部を設ける。次に、コンタク
ト用開孔部のソース・ドレイン領域７と接続する引出電
極９をそれぞれ選択的に設けて薄膜トランジスタを構成
する。
第２図（ａ）、 （ｂ）は実施例のＰチャネル型多結晶
シリコン薄！＋−ランジスタのサブスレツショ／１／ド
特性図である。ここで、ゲート長は０．６μｍである。
シリコン薄！＋−ランジスタのサブスレツショ／１／ド
特性図である。ここで、ゲート長は０．６μｍである。
実線が初期特性であり、破線はトランジスタにゲート・
ソース間電圧−２Ｖ、 ドレイン−ソース間電圧−１
０Ｖを印加して、１０００秒保持してストレスを加えた
後の特性である。チャネル領域の多結晶シリコン膜の膜
厚は、第２図（ａ）が１２０ｎｍ、第２図（ｂ）は４０
ｎｍである。第２図（ａ）に示すように、多結晶シリコ
ン膜の膜厚が１２０ｎｍの場合には、ストレス後にはバ
ンチスルーの特性を示し劣化が大きいのに対し、第２図
（ｂ）に示すように、多結晶シリコン薄膜の膜厚が４０
ｎｍの場合には、ストレス後の特性の劣化はほとんどな
い。
ソース間電圧−２Ｖ、 ドレイン−ソース間電圧−１
０Ｖを印加して、１０００秒保持してストレスを加えた
後の特性である。チャネル領域の多結晶シリコン膜の膜
厚は、第２図（ａ）が１２０ｎｍ、第２図（ｂ）は４０
ｎｍである。第２図（ａ）に示すように、多結晶シリコ
ン膜の膜厚が１２０ｎｍの場合には、ストレス後にはバ
ンチスルーの特性を示し劣化が大きいのに対し、第２図
（ｂ）に示すように、多結晶シリコン薄膜の膜厚が４０
ｎｍの場合には、ストレス後の特性の劣化はほとんどな
い。
ストレス後にパンチスルー特性が現れるのは、ストレス
中にドレイン近傍に発生したホットエレクトロンがゲー
ト酸化膜に捕獲され、ドレイン端にチャネルが形成され
る結果、実効的なゲート長が短縮するためである。Ｐチ
ャネル型トランジスタにおいては、飽和領域動作時に生
ずる。ホットキャリアの量の大小は、動作状態における
ゲート電流の大小で評価できる。
中にドレイン近傍に発生したホットエレクトロンがゲー
ト酸化膜に捕獲され、ドレイン端にチャネルが形成され
る結果、実効的なゲート長が短縮するためである。Ｐチ
ャネル型トランジスタにおいては、飽和領域動作時に生
ずる。ホットキャリアの量の大小は、動作状態における
ゲート電流の大小で評価できる。
第３図は、ゲート電流対ゲート電圧特性図である。実線
は、チャネル領域を形成する多結晶シリコン膜の膜厚が
１２０ｎｍの場合であり、破線は、膜厚が４０ｎｍの場
合である。膜厚１２０ｎｍのものより膜厚４０ｎｍのも
のの方がゲート電流が１桁以下低い値を示し、第２図（
ａ）、 （ｂ）で示した膜厚４０ｎｍの方が劣化に強い
という結果に一致する。
は、チャネル領域を形成する多結晶シリコン膜の膜厚が
１２０ｎｍの場合であり、破線は、膜厚が４０ｎｍの場
合である。膜厚１２０ｎｍのものより膜厚４０ｎｍのも
のの方がゲート電流が１桁以下低い値を示し、第２図（
ａ）、 （ｂ）で示した膜厚４０ｎｍの方が劣化に強い
という結果に一致する。
第４図に、実線が最大ゲート電流とチャネル領域の多結
晶シリコン薄膜の膜厚の関係を示し、破線がオン電流の
ばらつきとチャネル領域の多結晶シリコン薄膜の膜厚の
関係を示す。最大ゲート電流は、ドレイン・ソース間電
圧を一１０Ｖにして、グーＩ・・ソース間電圧をＯ■か
ら一５■まで掃引印加し、この範囲におけるゲート電流
の最大値である。オン電流のばらつきは、ドレイン・ソ
ース間電圧を一５Ｖ、ゲート・ソース間電圧を一５■と
した時のドレイン電流をオン電流とし、このオン電流の
最大値と最小値の比を対数で表示した。
晶シリコン薄膜の膜厚の関係を示し、破線がオン電流の
ばらつきとチャネル領域の多結晶シリコン薄膜の膜厚の
関係を示す。最大ゲート電流は、ドレイン・ソース間電
圧を一１０Ｖにして、グーＩ・・ソース間電圧をＯ■か
ら一５■まで掃引印加し、この範囲におけるゲート電流
の最大値である。オン電流のばらつきは、ドレイン・ソ
ース間電圧を一５Ｖ、ゲート・ソース間電圧を一５■と
した時のドレイン電流をオン電流とし、このオン電流の
最大値と最小値の比を対数で表示した。
最大ゲート電流は、多結晶シリコン薄膜の膜厚を薄くす
るほど小さくなる傾向があるが、膜厚４０ｎｍ程度以下
で飽和する傾向がある。
るほど小さくなる傾向があるが、膜厚４０ｎｍ程度以下
で飽和する傾向がある。
従って、バイアスストレスに強い薄膜トランジスタを得
るには、チャネル領域の多結晶シリコン膜の膜厚な４０
ｎｍ以下にするのが望ましいといえる。
るには、チャネル領域の多結晶シリコン膜の膜厚な４０
ｎｍ以下にするのが望ましいといえる。
またばらつきに関しては、チャネル領域の多結晶シリコ
ン膜の膜厚を薄くする程大きくなる傾向がある。特に膜
厚が１０ｎｍ以下ではばらつきは急増する。故にバイア
スストレスに強くホットキャリア耐性の高い高信頼性を
有して、及び特性のばらつきの小さい薄膜トランジスタ
は、チャネル領域の多結晶シリコン膜の膜厚な１０〜４
０ｎｍにすることで得られる。
ン膜の膜厚を薄くする程大きくなる傾向がある。特に膜
厚が１０ｎｍ以下ではばらつきは急増する。故にバイア
スストレスに強くホットキャリア耐性の高い高信頼性を
有して、及び特性のばらつきの小さい薄膜トランジスタ
は、チャネル領域の多結晶シリコン膜の膜厚な１０〜４
０ｎｍにすることで得られる。
以上、Ｐチャネル型多結晶シリコン薄膜トランジスタの
例を述べたが、Ｎチャネル型でも同様でチャネル領域を
形成する多結晶シリコン薄膜の膜厚な１０〜４０ｎｍに
することでホットキャリア耐性の高い高信頼性を有して
、特性のばらつきの小さい薄膜トランジスタを得ること
ができる。
例を述べたが、Ｎチャネル型でも同様でチャネル領域を
形成する多結晶シリコン薄膜の膜厚な１０〜４０ｎｍに
することでホットキャリア耐性の高い高信頼性を有して
、特性のばらつきの小さい薄膜トランジスタを得ること
ができる。
以上説明したように本発明は、多結晶シリコン薄膜トラ
ンジスタにおいてチャネル領域を形成する多結晶シリコ
ン膜の膜厚を１０〜４０ｎｍの範囲内にすることで、バ
イアスストレスによるホットキャリア効果を大きく抑制
でき、高い信頼性を実現でき、また特性のばらつきも小
さくできる効果がある。
ンジスタにおいてチャネル領域を形成する多結晶シリコ
ン膜の膜厚を１０〜４０ｎｍの範囲内にすることで、バ
イアスストレスによるホットキャリア効果を大きく抑制
でき、高い信頼性を実現でき、また特性のばらつきも小
さくできる効果がある。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明するた
めの工程順に示した半導体チ、ブの断面図、第２図（ａ
）、 （ｂ）は実施例のサブスレッショルド特性図、第
３図はゲート電流対ゲート電圧特性図、第４図は最大ゲ
ート電流対チャネル領域の多結晶シリコン膜の膜厚の関
係と、オン電流のばらつき対チャネル領域の多結晶シリ
コン膜の膜厚の関係を示す図、第５図は従来の薄膜トラ
ンジスタの一例を示す断面図である。 ｌ・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・多結晶シリコン膜、４・・・
・・・酸化シリコン膜、５・・・・・・ゲート酸化膜、
６・・・・・・ゲート電極、７・・・・・・ソース・ド
レイン領域、８・・・・・・層間絶縁膜、９・・・・・
・引出電極。
めの工程順に示した半導体チ、ブの断面図、第２図（ａ
）、 （ｂ）は実施例のサブスレッショルド特性図、第
３図はゲート電流対ゲート電圧特性図、第４図は最大ゲ
ート電流対チャネル領域の多結晶シリコン膜の膜厚の関
係と、オン電流のばらつき対チャネル領域の多結晶シリ
コン膜の膜厚の関係を示す図、第５図は従来の薄膜トラ
ンジスタの一例を示す断面図である。 ｌ・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・多結晶シリコン膜、４・・・
・・・酸化シリコン膜、５・・・・・・ゲート酸化膜、
６・・・・・・ゲート電極、７・・・・・・ソース・ド
レイン領域、８・・・・・・層間絶縁膜、９・・・・・
・引出電極。
Claims (1)
- チャネルが形成される活性層を多結晶シリコン膜により
構成した薄膜トランジスタにおいて、前記多結晶シリコ
ン膜の膜厚が１０〜４０ｎｍであることを特徴とする薄
膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342858A JP2629995B2 (ja) | 1989-12-29 | 1989-12-29 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342858A JP2629995B2 (ja) | 1989-12-29 | 1989-12-29 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203378A true JPH03203378A (ja) | 1991-09-05 |
| JP2629995B2 JP2629995B2 (ja) | 1997-07-16 |
Family
ID=18357040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342858A Expired - Lifetime JP2629995B2 (ja) | 1989-12-29 | 1989-12-29 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629995B2 (ja) |
Cited By (8)
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| JP2007173788A (ja) * | 2005-11-23 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体素子の作製方法及び半導体素子 |
| WO2009123127A1 (ja) * | 2008-04-02 | 2009-10-08 | Ｎｅｃ液晶テクノロジー株式会社 | 半導体装置及びその製造方法、並びに液晶表示装置及び電子機器 |
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1989
- 1989-12-29 JP JP1342858A patent/JP2629995B2/ja not_active Expired - Lifetime
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