JPH03206730A - アナログ・ディジタル変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ・ディシタル変換回路（以下Ａ．／Ｄ
変換回路という）に関し、特に半導体集積回路として実
現する並列比較型Ａ／Ｄ変換回路に関する。

〔従来の技術〕

Ａ／Ｄ変換回路には種々の回路方式があるが高速な変換
が可能なものとして並列比較型のＡ／Ｄ変換回路が知ら
れている。第５図は一例として３ビットティシタル出力
の場合の従来の並列比較型Ａ／Ｄ変挽回路を示す。この
回路は（２３−１）個すなわち７個のＣＭＯＳイバータ
■１〜■７を含む。これらのインバータは制御回路１か
らの制御信号（図示せず）によりオン・オフが制御され
るＭＯＳトランジスタＭ，−Ｍ？のオン抵抗をそれぞれ
帰還抵抗として自己バイアス状態にすることが可能にな
っている。インバータエ、〜工，の入力側にはそれぞれ
容量値Ｃの容量Ｃ１〜Ｃ７の一方の電極か接続され、０
１〜Ｃ７の他方の電極はそれぞれスイッチ８１〜Ｓ７を
通してアナログ人力■，か基準電位点Ｎ，〜Ｎ７に接続
されるようになっている。基準電位点Ｎ１〜Ｎ７は正側
基準電圧■１と負側基準電圧■８−との間に直列接続さ
れた等しい抵抗値Ｒを持つ抵抗Ｒ１〜Ｒ８の接続点であ
り、そこに得られる基準電位は抵抗分割により得られる
（Ｖ，／８）メ１〜（ＶＲ／８）スフである。インバー
タエ，〜エアの出力はエンコーダ１に入力される。

なお第５図ではスイッチ８１〜Ｓア及びＭ１〜Ｍ７等の
ための制御信号線は省略してある。

次に第５図のＡ／Ｄ変換回路の動作について説明する。

先づ制御信号によりＭＯＳトランジスタＭ１〜Ｍ７はオ
ン状態になり、そのオン抵抗が帰還抵抗として働くイン
バータエ１〜工，は、インバータのスレッシュホルド電
圧ｖｔｈに自己バイアスされる。そして制御信号により
スイッチ８１〜Ｓ７は、容ｔ　Ｃ　＋〜Ｃ７の他方の電
極をアナログ入力Ｖ，側へ接続する。その結果容量０１
〜Ｃ７には電荷Ｑ１〜Ｑ７がそれぞれ蓄えられる。この
時蓄えられる電荷Ｑｋ（ｋ＝１〜７）は次のとおりとな
る。

Ｑ，＝Ｃ　（Ｖ，ｈ−Ｖ．，），ｋ＝１〜７次にトラン
シスタＭ１〜Ｍ７をオフ状態とする。

先に容ｊｌＥ　Ｃ　＋〜Ｃ７に蓄えられている電荷は保
存されているので、インバータエ１〜エアの入力側電位
は、■、５を保持したままである。そしてスイッチ？１
〜Ｓアをアナログ人力Ｖ１側からＲ１〜Ｒ８の抵抗分割
により得られる基準電位儂点Ｎ１〜Ｎ７へ切り替える。

この時、インバーター、の入力側の電位を■■（Ｋ＝１
〜７）とおけば、容量０１〜Ｃ７に蓄えられている電荷
はやはり保存されたままなので、 Ｃ（Ｖ，，−−Ｖ．−ＶＲ−）＝Ｃ（Ｖ，ｈ−Ｖ，，）
，ｋ＝１〜７８ 但しｖ，三ｖ，”　　Ｖｎ が或り立つ。この式を展開すれば次の式が得られる。

レ ！！ ４ Ｖ，＋Ｖ，−であったとすると、 ８ であるからインバータエ、〜Ｌ３の入力電圧Ｖエ、〜■
ｘ３はスレッノユホルドレベルＶ　ｌｈより低いのでハ
イレベルが出力され、インバータ■４〜工，の入力％Ｅ
　圧Ｖ　ｘｔ〜Ｖ　ｘ７はスレッシュホルドレベル■ｔ
ｈより高いのでロウレベルが出力される。したがってイ
ンバータ■１〜工７の出力をエンコード回路１に入力し
てインバータ■　〜■７のうち出力がハイレヘルからロ
ウレベルに変わっているインバータを検出することによ
りティンタル出力を得ることかできる。上記例では、イ
ンバータエ．から出力か変わっているので てある事かわかりＡ／Ｄ変換の結果として“Ｏｌｌ“と
いうティシタル出力が得られる、〔発明が解決しようと
する課題〕 上述した従来の並列比較型Ａ／Ｄ変換回路はその変換の
基準電位を抵抗分割により発生しているので、抵抗値の
ハラノキなと抵抗値の相対精度によりその変換精度か決
まる。半導体集積回路において抵抗を形戊する場合に抵
抗値のノ・ラツキをおさえるのは困難であり、また抵抗
値が小さいとコンタクト抵抗な無視できない。抵抗値を
上げると、相対的にコンタクト抵抗は小さくなり無視で
きるようになるが、時定数（抵抗値×容量値）が大きく
々るので高速なＡ／Ｄ変換動作の妨げとなってしまうと
いう欠点がある。

したがって、本発明の目的は半導体集積回路で実現した
場合に変換精度な高くすることのできるＡ／Ｄ変換回路
を提供することにある。

〔課題を解決するための手段〕

本発明はアナログ入力と基準電位との比較を抵抗を用い
ずに容量値が重みづけされた容量群の電荷再配分により
行うことを特徴とする。

すなわち本発明は、アナログ信号をビット数Ｎのティシ
タル信号に変換するアナログ・ディシタル変換回路にお
いて、自己ハイアスが可能なインバータ回路を（２ゝ−
１）個備え、各インバータ回路の入力端に容量値が重み
づけされた複数の容量を設け、前記複数の容量の一方の
電極は共通に各インバータ回路の入力端に接続し、前記
複数の容量のうちの第１の容量の他方の電極はスイッチ
を介してアナログ入力および正側基準電位の一方および
他方に接続可能とされ、前記複数の容量のうちの第２の
容量の他方の電極はスイッチを介して前記アナログ入力
および負側基準電位の一方および他方に接続可能とされ
、前記インバータ回路の出力端はティジタル信号を発生
する回路に接続されたことを特徴とするアナログ・ディ
ジタル変換回路を提供する。

例として、前記複数の容量は２個から成り、合計（２ゝ
−１）個の重みつけされた前記第１の容量の前記他方の
電極および合計（２ゝ一−１）個の重みづけされた前記
第２の容量の前記他方の電極は同時に前記アナログ入力
に接続され、合計（２Ｎ−１）個の前記第１の容量の前
記他方の電極が前記正側基準電位に接続されるときは合
計（２Ｎ−１）個の前記第２の容量の前記他方の電極は
前記負側基準電位に接続される。

より具体的には、本発明のＡ／Ｄ変換回路は制御信号に
よりオン・オフか制御されるＭＯＳ｝ランシスタと該Ｍ
ＯＳ｝ランシスタのオン抵抗を帰還抵抗とし自己ハイア
スが可能なＣＭＯＳインバータ回路と前記ＣＭＯＳイン
バータ回路の入力側に設けられ一方の電極が共通でその
容量値が重み付けされた複数の容量からなる容量列であ
って他方の電極が第１のスイッチを通して、アナログ入
力側か正側基準電位に接続される第１の容量と他方の電
極か第２のスイッチを通してアナログ入力か負側基準電
位に接続される第２の容量とを含む容量列とを一組とし
、変換のビット数をＮとすれは、前記ＣＭＯＳインバー
タ、ＭＯＳトランジスタ、第１のスイソチ、第２のスイ
ッチ、および容量列からなる組を（２Ｎ−１）組有し、
さらに各組のＣＭＯＳインバータの出力を受けるエンコ
ート回路と各組の前記ＭｏＳトランシスタおよび前記第
１および第２のスイッチを制御する制御回路とを有する
。

〔実施例ミ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のＡ／Ｄ変換回路の等価回路
図であり、第５図の従来例と同様に３ヒットの場合を例
に取っている。また第５図と同じ参照符号を持つものは
第５図の従来例と同等なものである。第１図でも制御信
号線は省略してある。

本発明ては従来例の同一容量値の容量０１〜Ｃ７の代り
に容量値が重みづけされた複数の容量の組を用いる。第
１図において、ＣＭＯＳインバータエ、〜■７の入力側
にそれぞれ一方の電極を共通にインバータの入力端に接
続した２つの容ｔＬ　Ｃ　ｋ＋　＋Ｃｋ２からなる組が
設けられている（ｋ−１〜７）。

Ｃ．の他方の電極はスイッチＳ．．１によりアナログ人
力Ｖ１か正側基準電位ＶＲ＋に接続され、Ｃ　ｋ２の他
方の電極はスイ，チＳ　１１２により、アナログ人力Ｖ
１か負側基準電位■ヨーに接続されるようになっている
。各組の２つの容量の容量値は次の通りに次に本発明の
動作について説明する。

先づ、従来と同様にＭＯＳトランジスタＭ１〜？７が制
御信号（図示せず）によりオン状態となり、インバータ
ー１〜■７はインバータのスレッンユホルド電圧■、、
に自己バイアスされる。そしてスイッチＳ，，Ｓ．（ｋ
＝１〜７）は全てアナログ入力Ｖ１側に接続され、２つ
の容量Ｃ　ｋｌ　ｒ　Ｃ　ｋ２には電荷Ｑ■，Ｑｋ２が
それぞれ蓄えられる。この時２つの容ｉＣｋｌ＋　ｃｋ
２に蓄えられる電荷Ｑ　ｋ＋　ｒＱｋ２は、 Ｑｂ＋＝Ｃ×（Ｖｔｈ　　Ｖ＋） ８ である。次にＭＯＳ｝ランシスタＭ１〜Ｍ７をオフ状態
とするが、容量Ｃｋｌ＋　Ｃｋ２に蓄えられている電荷
は保存されるので、インバータ■１〜工，の入力側電位
は■、ゎを保持したままである。

次にスイッチ群Ｓｋｌの接続を■，から■Ｒ＋へ切り替
え、他方のスイッチ群Ｓｋ２の接続を■１から■１へ切
り替える。その結果として電荷の再配分が行われるか、
この時、インバー一タ■，の入力側電位を■ｘ１とする
と、容量ＣＬ．ｌ，Ｃｋ２に蓄えらている電荷は電荷再
配分後も保存されるので、Ｑｋｌ＋Ｑｋ２ （再配分後の電荷） ここで再配分前の電荷はＱ　＊＋　＋　Ｑ　ｙ２＝　Ｃ
　（　Ｖ　、ｈ−Ｖ　）であり、両電荷は等しいことか
ら、ｋ Ｖ，十−ｖ，＋ｖｉ ８ （Ｖ，ｌ＝ＶＲ＋　ＶＲ−） となり、前述の従来例と同様にＶ１と基準電位との比較
結果がインノ・一タ■１〜■７の出力に得られる。この
結果をエンコード及び制御回路１に入力し、エンコート
してやる事によりアナログ入力Ｖ１をＡ　／　Ｄ変換し
た結果のテイシタル出力が得られる。

本発明では変換精度は２つの容量（Ｃオ，，Ｃ，２）の
容量値の相対精度により決まる。現在の半導体集積回路
のプロセス技術において抵抗は幾何学的形状や不純物プ
ロファイルといった多くのパラメータに依存するのに対
し、容量はほとんど幾何学的形状のみに依存するたけな
ので、トリミンク等の特殊技術を使わなければ抵抗より
容量の方が簡単に優れた相対精度が得られる。例えば文
献ｒ　Ｐｏｔｅｎｔｉａｌ　ｏｆ　ＭＯＳ　Ｔｅｃｈｎ
ｏｌｏｇｉｅｓ　ｆｏｒ　ＡｎａｌｏｇＩｎｔｅｇｒａ
ｔｅｄ　ＣｉｒｃｕｉｔｓＪ　（Ｄａｖｉｄ　Ｈｏｄｇ
ｅｓ他著）ＩＥ３Ｊ．Ｓｏｌｉｄ　Ｓｔａｔｅ　Ｃｉｒ
ｃｕｉｔｓ．　Ｖｏｌ　ＳＣ−１３，　ｐ２８５〜２９
４　，　Ｊｕｎｅ１９７８によれば拡散で形或した幅５
０μｍの抵抗の相対比精度は±０４％、イオン注入で形
或した幅４０μｍの抵抗の相対比精度は±０．１２％で
あるのに対し、ＭＯＳ技術で形或したゲート膜厚０．１
μｍの容量の相対比精度は±０．０６％であり、容量の
方が抵抗に比へて一桁近く比精度が優れている。したが
って、従来に比べて本発明は変換精度の良いＡ／Ｄ変換
回路を得る事ができる。

第２図は本発明の第２の実施例の等価回路図である。本
実施例では、ＣＭＯＳインバータ■５の入力側に一方の
電極が共通な３つの容量Ｃ，？　．．２　１　Ｃ　．，
３を設け（ｋ−１〜７）、それぞれの容量の他方の電極
はスイッチＳ■〜Ｓ　ｋ３を通して、アナログ人力■１
、正側基準電位■１および負側基準電位■１の三つのう
ちいずれかに接続されるようになっている。本実施例の
動作は基本的には第１の実施例と同様であるが、容量比
を適当に選び、すへてのスイ，チＳ．〜Ｓｋ３をアナロ
グ人力■１に接続して容量に電荷を蓄えたのち電荷再配
分をする際に、Ｃ＝！，Ｃ．．＋，Ｃｙ３の中からＶＲ
＋へ接続を切り替えるもの、ＶＲ−へ接続を切り替える
ものを適宜選択することにより、Ａ／Ｄ変換の変換特性
が異なったものを一つの回路上において実現することが
できる。

例えは、容量比を次表のように選び、 電荷再配ラナを行う際に、 ＣｋｌおよびＣｋ２をＶ　Ｒ　” に、Ｃｋ３を■１にそれぞれ接続するように選択すれば
、第３図に示すように第１の実施例と同じ直線的な変換
特性が得られる。また、Ｃｋｌを■１に、Ｃｋ２および
Ｃ　，をｖＲ−に接続すれば第４図に示すようム非直線
的な変換特性を持ったＡ／Ｄ変換回路が得られる。

〔発明の効果〕

以上説明したように本発明は、半導体集積回路では同じ
面積では抵抗に比べると一桁も優れた比精度を得られる
容量による電荷再配分を用いて並列型Ａ／Ｄ変換回路を
構戊することにより、変換精度が良く高速な変換が可能
なＡ／Ｄ変換回路を提供することができるという効果が
ある。

４

【図面の簡単な説明】

第１図は本発明の一実施例の並列比較型Ａ／Ｄ変挽回路
の等価回路図、第２図は本発明の他の実施例の等価回路
図、第３図は第２図の実施例においてＣｋｌ，　Ｃｋｌ
を■１に、Ｃえ３をＶＲ−にそれぞれ後続して電荷再配
分な行った場合のＡ／Ｄ変換特性を示すクラフ（但しｋ
＝１〜７）、第４図は第２図の実施例において、ｃｙ＋
をＶＲ＋に、Ｃ１２，Ｃｋ３を■１にそれぞれ接続して
電荷再配分を行った場合のＡ／Ｄ変換特性を示すクラフ
、第５図は従来の並列比較型Ａ／Ｄ変換回路の等価回路
図である。 ■　〜■７・・・・・インバータ％Ｍｌ〜Ｍ７・・・・
・・ＭＯＳトランシスタ、Ｃ，，，Ｃ．・・・・・・容
ｔ　（ｉ＝　１〜７，ｊ＝１〜３，ｋ＝１〜７）、Ｒ，
〜Ｒ８・・・・・・抵抗、｝　・エンコードおよび制御
回路、Ｓ１，，Ｓ　ｋｊ　　　スイッチ（１＝１〜７，
　　Ｊ＝１〜３，ｋ＝１〜７）。

Claims (1)

1. 【特許請求の範囲】 １、アナログ信号をビット数Ｎのディジタル信号に変換
   するアナログ・ディジタル変換回路において、自己バイ
   アスが可能なインバータ回路を（２＾Ｎ−１）個備え、
   各インバータ回路の入力端に容量値が重みづけされた複
   数の容量を設け、前記複数の容量の一方の電極は共通に
   各インバータ回路の入力端に接続し、前記複数の容量の
   うちの第１の容量の他方の電極はスイッチを介してアナ
   ログ入力および正側基準電位の一方および他方に接続可
   能とされ、前記複数の容量のうちの第２の容量の他方の
   電極はスイッチを介して前記アナログ入力および負側基
   準電位の一方および他方に接続可能とされ、前記インバ
   ータ回路の出力端はディジタル信号を発生する回路に接
   続されたことを特徴とするアナログ・ディジタル変換回
   路。 ２、前記複数の容量は２個から成り、合計（２＾Ｎ−１
   ）個の重みづけされた前記第１の容量の前記他方の電極
   および合計（２＾Ｎ−１）個の重みづけされた前記第２
   の容量の前記他方の電極は同時に前記アナログ入力に接
   続され、合計（２＾Ｎ−１）個の前記第１の容量の前記
   他方の電極が前記正側基準電位に接続されるときは合計
   （２＾Ｎ−１）個の前記第２の容量の前記他方の電極は
   前記負側基準電位に接続されることを特徴とする請求項
   １記載のアナログ・ディジタル変換回路。 ３、制御信号によりオン・オフが制御されるＭＯＳトラ
   ンジスタと該ＭＯＳトランジスタのオン抵抗を帰還抵抗
   とし自己バイアスが可能なＣＭＯＳインバータ回路と前
   記ＣＭＯＳインバータ回路の入力側に設けられ一方の電
   極が共通でその容量値が重み付けされた複数の容量から
   なる容量列であって他方の電極が第１のスイッチを通し
   てアナログ入力側か正側基準電位に接続される第１の容
   量と他方の電極が第２のスイッチを通してアナログ入力
   か負側基準電位に接続される第２の容量とを含む容量列
   とを一組とし、変換のビット数をＮとすれば、前記ＣＭ
   ＯＳインバータ、ＭＯＳトランジスタ、第１のスイッチ
   、第２のスイッチ、および容量列からなる組を（２＾Ｎ
   −１）組有し、さらに各組のＣＭＯＳインバータの出力
   を受けるエンコード回路と各組の前記ＭＯＳトランジス
   タおよび前記第１および第２のスイッチを制御する制御
   回路とを有することを特徴とするアナログ・ディジタル
   変換回路。