JPH03207112A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03207112A JPH03207112A JP2002729A JP272990A JPH03207112A JP H03207112 A JPH03207112 A JP H03207112A JP 2002729 A JP2002729 A JP 2002729A JP 272990 A JP272990 A JP 272990A JP H03207112 A JPH03207112 A JP H03207112A
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- Japan
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- nmos
- input
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- nmos transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置に関し、
差動増幅回路としてより一層高速かつ低消費電力化を図
ることのできる半導体集積回路装置を提供することを目
的とし、入力信号を受ける能動素子を第１、２のＮＭＯ
Ｓトランジスタおよび第１、２のバイポーラトランジス
タで構威し、第１、２０ＮＭＯＳトランジスタのソース
は低電位電源線に接続し、第１、２のＮＭＯＳ トラン
ジスタの各ゲートに入力信号を互いに反転して入力し、
第１、２のＮＭＯＳトランジスタの各出力側と高電位電
源線との間に、高電位電源線側から前記第１、２のバイ
ポーラトランジスタおよび第３、４のＮＭＯＳトランジ
スタを順次それぞれ介挿し、第３、４のＮＭＯＳトラン
ジスタの各ゲートはたすきがけして第２、１のバイポー
ラトランジスタの各エミノク側にそれぞれ接続し、第１
、２のバイポーラトランジスタの各ヘースには入力信号
を互いに反転して同時に入力するとともに、この入力関
係は第１、２のＮＭＯＳトランジスタの各ゲートに加え
る場合と逆の態様とし、第１、２のバイポーラトランジ
スタの各コレクタは高電位電源線に接続し、第１、２の
バイポーラトランジスタの各エミノクから出力信号を取
り出すように構威する。
ることのできる半導体集積回路装置を提供することを目
的とし、入力信号を受ける能動素子を第１、２のＮＭＯ
Ｓトランジスタおよび第１、２のバイポーラトランジス
タで構威し、第１、２０ＮＭＯＳトランジスタのソース
は低電位電源線に接続し、第１、２のＮＭＯＳ トラン
ジスタの各ゲートに入力信号を互いに反転して入力し、
第１、２のＮＭＯＳトランジスタの各出力側と高電位電
源線との間に、高電位電源線側から前記第１、２のバイ
ポーラトランジスタおよび第３、４のＮＭＯＳトランジ
スタを順次それぞれ介挿し、第３、４のＮＭＯＳトラン
ジスタの各ゲートはたすきがけして第２、１のバイポー
ラトランジスタの各エミノク側にそれぞれ接続し、第１
、２のバイポーラトランジスタの各ヘースには入力信号
を互いに反転して同時に入力するとともに、この入力関
係は第１、２のＮＭＯＳトランジスタの各ゲートに加え
る場合と逆の態様とし、第１、２のバイポーラトランジ
スタの各コレクタは高電位電源線に接続し、第１、２の
バイポーラトランジスタの各エミノクから出力信号を取
り出すように構威する。
本発明は、半導体集積回路装置に係り、詳しくは、差動
増幅回路として使用される半導体集積回路装置に関する
。
増幅回路として使用される半導体集積回路装置に関する
。
一般にＩＣ内にコンデンサを作るのはスペースなどの面
で困難でため、直結回路が用いられることが多いが、ド
リフトが問題となる。そのため、トランジスタをベアに
した差動増幅回路を用いてトリフトの問題を解決してい
る。このよううな差動増幅回路には、近年、高速かつ低
消費電力が要求れれている。
で困難でため、直結回路が用いられることが多いが、ド
リフトが問題となる。そのため、トランジスタをベアに
した差動増幅回路を用いてトリフトの問題を解決してい
る。このよううな差動増幅回路には、近年、高速かつ低
消費電力が要求れれている。
差動増幅回路を構戒する従来の半導体集積回路装置とし
ては、例えば第３図に示すようなものが知られており、
これは、例えば半導体メモリのセンスアンプと出力ハソ
ファ回路との間に介挿されるもので、センスアンプのレ
ヘルを大キ＜シて出力ハソファ回路に送るものである。
ては、例えば第３図に示すようなものが知られており、
これは、例えば半導体メモリのセンスアンプと出力ハソ
ファ回路との間に介挿されるもので、センスアンプのレ
ヘルを大キ＜シて出力ハソファ回路に送るものである。
同図において、１、２は入力信号を受けるＮＭＯＳトラ
ンジスタ、３、４はクロス接続されたＰＭＯＳトランジ
スタであり、ノード２１、２２から出力信号を取り出し
ている。ＮＭＯＳトランジスタ１、２の各ゲートには２
値レヘルのデイジタル信号ＩＮＩ、ＩＮ２が互いに反転
して入力されてあり、ＮＭＯＳトランジスタｌ、２の各
ソースは接地（低電位電ｆｉ：Ｖｓｓに接続）されてい
る。
ンジスタ、３、４はクロス接続されたＰＭＯＳトランジ
スタであり、ノード２１、２２から出力信号を取り出し
ている。ＮＭＯＳトランジスタ１、２の各ゲートには２
値レヘルのデイジタル信号ＩＮＩ、ＩＮ２が互いに反転
して入力されてあり、ＮＭＯＳトランジスタｌ、２の各
ソースは接地（低電位電ｆｉ：Ｖｓｓに接続）されてい
る。
いま、入力信号ＩＮＩ、ＩＮ２が互いに反転しながら、
４Ｖと３．１■との間で２値レベルを形或しているとき
、信号ＩＮＩが“Ｈ”になると、ＮＭＯＳトランジスタ
１がオンしてノード２１が“Ｌ”（例えば、ＯＶ）にな
る。このとき、ＰＭＯＳトランジスタ４のゲートに“Ｌ
”が加わるので、ＰＭＯＳＩ−ランジスタ４がオンしノ
ード２２は“Ｈ”（例えば、Ｖｃｃ＝５Ｖ）になる。こ
のようにして入力信号ＩＮＩ・、ＩＮ２のレヘルがＱＶ
−Ｖｃｃ間に増幅されてノード２１、２２から出力され
る。一方、信号ＩＮＩが“Ｌ”になる場合は、上記と逆
の動作となる。
４Ｖと３．１■との間で２値レベルを形或しているとき
、信号ＩＮＩが“Ｈ”になると、ＮＭＯＳトランジスタ
１がオンしてノード２１が“Ｌ”（例えば、ＯＶ）にな
る。このとき、ＰＭＯＳトランジスタ４のゲートに“Ｌ
”が加わるので、ＰＭＯＳＩ−ランジスタ４がオンしノ
ード２２は“Ｈ”（例えば、Ｖｃｃ＝５Ｖ）になる。こ
のようにして入力信号ＩＮＩ・、ＩＮ２のレヘルがＱＶ
−Ｖｃｃ間に増幅されてノード２１、２２から出力され
る。一方、信号ＩＮＩが“Ｌ”になる場合は、上記と逆
の動作となる。
しかしながら、このような従来の半導体集積回路装置に
あっては、ある程度の高速化かつ低消費電力化を図るこ
とができるものの、これ以上の高速化を達或するために
は、改善の余地があることが判明した。
あっては、ある程度の高速化かつ低消費電力化を図るこ
とができるものの、これ以上の高速化を達或するために
は、改善の余地があることが判明した。
すなわち、ＭＯＳトランジスタを使用している以上、低
消費電力化には有利であるが、動作速度には限界があり
、他の能動素子であるバイポーラトランジスタの高速動
作特性を活用できる余地のあることを本発明者は見出し
た。
消費電力化には有利であるが、動作速度には限界があり
、他の能動素子であるバイポーラトランジスタの高速動
作特性を活用できる余地のあることを本発明者は見出し
た。
そこで本発明は、差動増幅回路としてより一層高速かつ
低消費電力化を図ることのできる半導体集積回路装置を
提供することを目的としている。
低消費電力化を図ることのできる半導体集積回路装置を
提供することを目的としている。
本発明による半導体集積回路装置は上記目的達或のため
、入力信号を受ける能動素子を第１、２のＮＭＯＳトラ
ンジスタおよび第１、２のバイポーラトランジスタで構
威し、第１、２のＮＭＯ Ｓトランジスタのソースは低
電位電源線に接続し、第１、２のＮＭＯＳトランジスタ
の各ゲートに入力信号を互いに反転して入力し、第１、
２のＮＭＯＳトランジスタの各出力側と高電位電源線と
の間に、高電位電源線側から前記第１、２のバイポーラ
トランジスタおよび第３、４のＮＭＯＳトランジスタを
順次それぞれ介挿し、第３、４のＮＭＯＳトランジスタ
の各ケートはたすきがけして第２、ｌのバイポーラトラ
ンジスタの各エミッタ側にそれぞれ接続し、第１、２の
バイポーラトランジスタの各ヘースには入力信号を互い
に反転して同時に入力するとともに、この入力関係は第
１、２の，’ＪＭＯＳトランジスタの各ゲートに加える
場合と逆の態様とし、第１、２のバイポーラトランジス
タの各コレクタは高電位電＃線に接続し、第１、２のバ
イポーラトランジスタの各エミッタから出力信号を取り
出すように構威している。
、入力信号を受ける能動素子を第１、２のＮＭＯＳトラ
ンジスタおよび第１、２のバイポーラトランジスタで構
威し、第１、２のＮＭＯ Ｓトランジスタのソースは低
電位電源線に接続し、第１、２のＮＭＯＳトランジスタ
の各ゲートに入力信号を互いに反転して入力し、第１、
２のＮＭＯＳトランジスタの各出力側と高電位電源線と
の間に、高電位電源線側から前記第１、２のバイポーラ
トランジスタおよび第３、４のＮＭＯＳトランジスタを
順次それぞれ介挿し、第３、４のＮＭＯＳトランジスタ
の各ケートはたすきがけして第２、ｌのバイポーラトラ
ンジスタの各エミッタ側にそれぞれ接続し、第１、２の
バイポーラトランジスタの各ヘースには入力信号を互い
に反転して同時に入力するとともに、この入力関係は第
１、２の，’ＪＭＯＳトランジスタの各ゲートに加える
場合と逆の態様とし、第１、２のバイポーラトランジス
タの各コレクタは高電位電＃線に接続し、第１、２のバ
イポーラトランジスタの各エミッタから出力信号を取り
出すように構威している。
本発明では、入力側のデイジタル信号は互いに反転して
第１、２のＮＭＯＳＩ−ランジスタのゲートおよび第１
、２のバイポーラトランジスタのベースに入力されるが
、この入力関係は第１、２のＮＭＯＳＩ−ランジスタに
加える場合と逆の態様で第１、２のバイポーラトランジ
スタに供給される。
第１、２のＮＭＯＳＩ−ランジスタのゲートおよび第１
、２のバイポーラトランジスタのベースに入力されるが
、この入力関係は第１、２のＮＭＯＳＩ−ランジスタに
加える場合と逆の態様で第１、２のバイポーラトランジ
スタに供給される。
このため、まず、第１、２のバイポーラトランジスタが
入力信号に応答して直ちに動作し、この動作により第３
、４のＮＭＯＳトランシスタの各ゲート電位が変化して
これらの第３、４のＮＭＯ Ｓトランジスタがオン／オ
フ動作する。また、第１、２のＮ Ｍ Ｏ Ｓ トラン
ジスタはバイポーラトランジスタの動作には遅れるが、
入力信号を応答して動作しており、第３、４のＮ Ｍ
Ｏ Ｓ トランジスタがオン／オフ動作した時点で出力
信号のレヘルが２値的に“Ｈ”又は“Ｌ”に変化する。
入力信号に応答して直ちに動作し、この動作により第３
、４のＮＭＯＳトランシスタの各ゲート電位が変化して
これらの第３、４のＮＭＯ Ｓトランジスタがオン／オ
フ動作する。また、第１、２のＮ Ｍ Ｏ Ｓ トラン
ジスタはバイポーラトランジスタの動作には遅れるが、
入力信号を応答して動作しており、第３、４のＮ Ｍ
Ｏ Ｓ トランジスタがオン／オフ動作した時点で出力
信号のレヘルが２値的に“Ｈ”又は“Ｌ”に変化する。
一方、第１、２のＮ Ｍ Ｏ Ｓ トランジスタの何れ
かがオフするタイミングは、第３、４のＮＭＯＳトラン
ジスタがオフ動作するタイ壽ングよりも早く、これによ
り消費電力が低減する。
かがオフするタイミングは、第３、４のＮＭＯＳトラン
ジスタがオフ動作するタイ壽ングよりも早く、これによ
り消費電力が低減する。
したがって、従来例に対してバイポーラトランジスタの
高速動作特性を活用でき、差動増幅回路としてより一層
高速かつ低消費電力化が図れる。
高速動作特性を活用でき、差動増幅回路としてより一層
高速かつ低消費電力化が図れる。
以下、本発明を図面に基づいて説明する。
第｛、２区は本発明に係る半導体集積回路装置の一実施
例を示す図であり、本発明を半導体メモリ （ＳＲＡＭ
）に適用した例である。
例を示す図であり、本発明を半導体メモリ （ＳＲＡＭ
）に適用した例である。
第１図は半導体メモリにおけるレヘル変換回路４０の回
路図であり、この図において、１１、１２は入力側のデ
イジタル信号（以下、車に入力信号という）ＩＮ２、Ｉ
ＮＩを受ける能動素子としての第１、２のＮ Ｍ Ｏ
Ｓ トランジスタ、１３、１４は同しく入力側のデイジ
タル信号ＩＮＩ、ＩＮ２を受ける能動素子としての第１
、２のバイボーラトランジスタ、１５、１６は・第３、
４のＮＭＯＳトランジスタである。第１、２のＮＭＯＳ
Ｉ−ランジスタ１１、１２のソースは接地（低電位電ｆ
ｉ：Ｖｓｓに接続）され、その各ゲートには入力信号Ｉ
Ｎ２、■Ｎｌが互いに反転してそれぞれ入力されている
。すなわち、Ｉ Ｎ ２ ＝ Ｉ Ｎ １の関係にある
。第１、２のＮＭＯＳトランジスタ１１、１２のドレイ
ンと高電位電源Ｖｃｃとの間には、高電位電源Ｖｃｃ側
から第１、２のバイポーラトランジスタ１３、１４およ
び第３、４のＮＭＯＳＩ−ランジスタ１５、Ｉ６が順次
それぞれ介挿され、第３、４のＮＭＯＳトランジスタ１
５、ｌ６の各ゲートにたすきがけして第２、１のバイポ
ーラトランジスタｌ４、ｌ３の各エミッタにそれぞれ接
続されている。また、第１、２のバイポーラトランジス
タ、１３、１４の各ベースには入力信号ＩＮＩ、ＩＮ２
が互いに反転してそれぞれ第１、２のＮＭＯＳトランジ
スタＩＩ、｛２への入力と同時に入力されており、この
入力関係は第１、２のＮＭＯＳトランジスタ１１、１２
の各ゲートに加える場合と逆の態様になっている。第１
、２のバイポーラトランジスタ、１５、１６の各コレク
タは高電位電源Ｖｃｃに接続され、これらのエミッタか
ら出力側のデイジタル信号を取り出すようになっている
。
路図であり、この図において、１１、１２は入力側のデ
イジタル信号（以下、車に入力信号という）ＩＮ２、Ｉ
ＮＩを受ける能動素子としての第１、２のＮ Ｍ Ｏ
Ｓ トランジスタ、１３、１４は同しく入力側のデイジ
タル信号ＩＮＩ、ＩＮ２を受ける能動素子としての第１
、２のバイボーラトランジスタ、１５、１６は・第３、
４のＮＭＯＳトランジスタである。第１、２のＮＭＯＳ
Ｉ−ランジスタ１１、１２のソースは接地（低電位電ｆ
ｉ：Ｖｓｓに接続）され、その各ゲートには入力信号Ｉ
Ｎ２、■Ｎｌが互いに反転してそれぞれ入力されている
。すなわち、Ｉ Ｎ ２ ＝ Ｉ Ｎ １の関係にある
。第１、２のＮＭＯＳトランジスタ１１、１２のドレイ
ンと高電位電源Ｖｃｃとの間には、高電位電源Ｖｃｃ側
から第１、２のバイポーラトランジスタ１３、１４およ
び第３、４のＮＭＯＳＩ−ランジスタ１５、Ｉ６が順次
それぞれ介挿され、第３、４のＮＭＯＳトランジスタ１
５、ｌ６の各ゲートにたすきがけして第２、１のバイポ
ーラトランジスタｌ４、ｌ３の各エミッタにそれぞれ接
続されている。また、第１、２のバイポーラトランジス
タ、１３、１４の各ベースには入力信号ＩＮＩ、ＩＮ２
が互いに反転してそれぞれ第１、２のＮＭＯＳトランジ
スタＩＩ、｛２への入力と同時に入力されており、この
入力関係は第１、２のＮＭＯＳトランジスタ１１、１２
の各ゲートに加える場合と逆の態様になっている。第１
、２のバイポーラトランジスタ、１５、１６の各コレク
タは高電位電源Ｖｃｃに接続され、これらのエミッタか
ら出力側のデイジタル信号を取り出すようになっている
。
上記レヘル変換回路４０は第２図に示すように、センス
アンプ回路４Ｉと出力回路４２の間に設けられており、
センスアンプ回路４１はメモリセルからデータを読み出
して増幅し、レベル変換回路４０は、これを大きな振幅
に増幅して出力回路４２に出力する。出力回路４２はレ
ベル変換回路４０の出力信号をハノファ増幅して外部に
出力する。
アンプ回路４Ｉと出力回路４２の間に設けられており、
センスアンプ回路４１はメモリセルからデータを読み出
して増幅し、レベル変換回路４０は、これを大きな振幅
に増幅して出力回路４２に出力する。出力回路４２はレ
ベル変換回路４０の出力信号をハノファ増幅して外部に
出力する。
以上の構戒において、レヘル変換回路４０の動作５よ次
のように行われる。
のように行われる。
入力側のデイジタル信号ＩＮＩ、ＩＮ２は互いに反転し
て第２、１のＮＭＯＳトランジスタ１２、ｌ１のゲート
および第１、２のバイポーラトランジスタ１３、１４の
ヘースに入力される。いま入力信号Ｉ Ｎ １が”Ｈ”
、入力信号ＩＮ２が“Ｌ”になると、第１、２のバイポ
ーラトランジスタ１３、１４が入力信号に応答して直ち
に動作し、第１のバイポーラトランジスタ１３は直ち６
こにオンしてノード３１が“Ｈ″二二なり・、これは第
４のＮＭＯＳトランジスタ１６のゲートに供給されて第
４のＮＭＯＳｈランジスタ１６がオンする。このとき、
入力信号ＩＮｌが“Ｈ”になることにより、第２のＮＭ
ＯＳトランジスタ１２がオンし、ノード３２は“Ｌ”に
ダウンする。一方、第２のバイポーラトランジスタ１４
には“Ｌ”が印可されるのでオフし、第３のＮＭＯＳト
ランジスタ１５はオフする。したがって、ノ一ド３１は
“Ｌ”になる。なお、このとき第１のＮＭＯＳトランジ
スタｌ１はオフする。
て第２、１のＮＭＯＳトランジスタ１２、ｌ１のゲート
および第１、２のバイポーラトランジスタ１３、１４の
ヘースに入力される。いま入力信号Ｉ Ｎ １が”Ｈ”
、入力信号ＩＮ２が“Ｌ”になると、第１、２のバイポ
ーラトランジスタ１３、１４が入力信号に応答して直ち
に動作し、第１のバイポーラトランジスタ１３は直ち６
こにオンしてノード３１が“Ｈ″二二なり・、これは第
４のＮＭＯＳトランジスタ１６のゲートに供給されて第
４のＮＭＯＳｈランジスタ１６がオンする。このとき、
入力信号ＩＮｌが“Ｈ”になることにより、第２のＮＭ
ＯＳトランジスタ１２がオンし、ノード３２は“Ｌ”に
ダウンする。一方、第２のバイポーラトランジスタ１４
には“Ｌ”が印可されるのでオフし、第３のＮＭＯＳト
ランジスタ１５はオフする。したがって、ノ一ド３１は
“Ｌ”になる。なお、このとき第１のＮＭＯＳトランジ
スタｌ１はオフする。
ここで、本実施例では第１のバイポーラトランジスタ１
３が入力信号に応答して直ちにオン動作し、この動作に
よりノード３１が“Ｈ”になるとともに、第４のＮＭＯ
Ｓトランジスタ■６がオンとなる。また、第１、２のＮ
ＭＯＳトランジスタＩＬ １２はバイポーラトランジス
タｌ３、ｌ４の動作には遅れるが、入力信号に応答して
動作しており、第３、４のＮＭ Ｏ Ｓ トランジスタ
１５、１６のオフ／オン動作より早く動作している。ま
た、このとき第１、２のＮＭＯＳトランジスタｌ１がオ
フするタイ兆ングは、第３のＮＭＯＳトランジスタ１５
がオフ動作するタイミングよりも早く、これにより出力
レベルの切り換わり時の消費電流が最小に抑えられて消
費電力を低減することができる。また、入力信号に応答
する初期に高速動作するバイポーラトランジスタを用い
ているので、従来に比してより一層動作速度を高めるこ
とができる。本発明者の実験では従来に比較して動作速
度は２０％速くなり、消費電流：よ７７％に低減できた
ことが確認されている。
３が入力信号に応答して直ちにオン動作し、この動作に
よりノード３１が“Ｈ”になるとともに、第４のＮＭＯ
Ｓトランジスタ■６がオンとなる。また、第１、２のＮ
ＭＯＳトランジスタＩＬ １２はバイポーラトランジス
タｌ３、ｌ４の動作には遅れるが、入力信号に応答して
動作しており、第３、４のＮＭ Ｏ Ｓ トランジスタ
１５、１６のオフ／オン動作より早く動作している。ま
た、このとき第１、２のＮＭＯＳトランジスタｌ１がオ
フするタイ兆ングは、第３のＮＭＯＳトランジスタ１５
がオフ動作するタイミングよりも早く、これにより出力
レベルの切り換わり時の消費電流が最小に抑えられて消
費電力を低減することができる。また、入力信号に応答
する初期に高速動作するバイポーラトランジスタを用い
ているので、従来に比してより一層動作速度を高めるこ
とができる。本発明者の実験では従来に比較して動作速
度は２０％速くなり、消費電流：よ７７％に低減できた
ことが確認されている。
なお、入力信号ＩＮＩが“Ｌ”、入力信号ＩＮ２が“Ｈ
”になる場合は上記と逆の動作となり、同様の効果が得
られるのは、勿論である。
”になる場合は上記と逆の動作となり、同様の効果が得
られるのは、勿論である。
上記実施例は本発明を半導体メモリに適用した例である
が、本発明の適用はこれに限るものではなく、差動増幅
回路こして応用できるものであれは、他の半導体集積回
路装置にも適用できる。
が、本発明の適用はこれに限るものではなく、差動増幅
回路こして応用できるものであれは、他の半導体集積回
路装置にも適用できる。
〔発明の効果：
本発明によれば、差動増幅回路としてより一層高速かつ
低消費電力化を図ることができる。
低消費電力化を図ることができる。
第１、２図：よ本発明に係る半導体集積回路装置の一実
施例を示す図であり、 第１図はそのレヘル変換回路の回路図、第２図はそのレ
ベル変換回路を含む主要部のブロソク図、 第３図は従来の差動増幅回路の回路図である。 １ｌ、１２・・・・・・第１、２のＮＭＯＳＩ−ランジ
スタ、１３、１４・・・・・・第■、２のバイポーラト
ランジスタ、ｌ５、ｌ６・・・・・・第３、４のＮ Ｍ
Ｏ Ｓ トランジスタ、４０・・・・・・レヘル変換
回路、 ４ｌ・・・・・・センスアンプ回路、 ４２・・・・・・出力回路。 ＶＳＳ 一実施例のレベル変換回路の回路図 第 １ 図 従来の差動増幅回路の回路図 第 ３ 図
施例を示す図であり、 第１図はそのレヘル変換回路の回路図、第２図はそのレ
ベル変換回路を含む主要部のブロソク図、 第３図は従来の差動増幅回路の回路図である。 １ｌ、１２・・・・・・第１、２のＮＭＯＳＩ−ランジ
スタ、１３、１４・・・・・・第■、２のバイポーラト
ランジスタ、ｌ５、ｌ６・・・・・・第３、４のＮ Ｍ
Ｏ Ｓ トランジスタ、４０・・・・・・レヘル変換
回路、 ４ｌ・・・・・・センスアンプ回路、 ４２・・・・・・出力回路。 ＶＳＳ 一実施例のレベル変換回路の回路図 第 １ 図 従来の差動増幅回路の回路図 第 ３ 図
Claims (1)
- 【特許請求の範囲】 入力信号を受ける能動素子を第１、２のＮＭＯＳトラ
ンジスタおよび第１、２のバイポーラトランジスタで構
成し、 第１、２のＮＭＯＳトランジスタのソースは低電位電源
線に接続し、 第１、２のＮＭＯＳトランジスタの各ゲートに入力信号
を互いに反転して入力し、 第１、２のＮＭＯＳトランジスタの各出力側と高電位電
源線との間に、高電位電源線側から前記第１、２のバイ
ポーラトランジスタおよび第３、４のＮＭＯＳトランジ
スタを順次それぞれ介挿し、第３、、４のＮＭＯＳトラ
ンジスタの各ゲートはたすきがけして第２、１のバイポ
ーラトランジスタの各エミッタ側にそれぞれ接続し、 第１、２のバイポーラトランジスタの各ベースには入力
信号を互いに反転して同時に入力するとともに、この入
力関係は第１、２のＮＭＯＳトランジスタの各ゲートに
加える場合と逆の態様とし、第１、２のバイポーラトラ
ンジスタの各コレクタは高電位電源線に接続し、 第１、２のバイポーラトランジスタの各エミッタから出
力信号を取り出すように構成したことを特徴とする半導
体集積回路装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002729A JPH03207112A (ja) | 1990-01-10 | 1990-01-10 | 半導体集積回路装置 |
| US07/638,917 US5134319A (en) | 1990-01-10 | 1991-01-09 | Bicmos differential amplifier having improved switching speed |
| KR1019910000268A KR940010834B1 (ko) | 1990-01-10 | 1991-01-10 | 반도체 집적회로장치 |
| EP19910400043 EP0437402A3 (en) | 1990-01-10 | 1991-01-10 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002729A JPH03207112A (ja) | 1990-01-10 | 1990-01-10 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03207112A true JPH03207112A (ja) | 1991-09-10 |
Family
ID=11537405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002729A Pending JPH03207112A (ja) | 1990-01-10 | 1990-01-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03207112A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273417A (ja) * | 1988-04-26 | 1989-11-01 | Citizen Watch Co Ltd | レベルシフト装置 |
-
1990
- 1990-01-10 JP JP2002729A patent/JPH03207112A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273417A (ja) * | 1988-04-26 | 1989-11-01 | Citizen Watch Co Ltd | レベルシフト装置 |
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